IDTTM Programmable Timing Control HubTM f" />
參數(shù)資料
型號(hào)： ICS9E4101AFILFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 12/19頁(yè)
文件大?。?/td> 0K
描述： IC TIMING CTRL HUB PROG 56SSOP
標(biāo)準(zhǔn)包裝： 1,000
系列： TCH™, PCI Express® (PCIe)
類型： 時(shí)鐘/頻率合成器
PLL： 是
主要目的： PCI Express（PCIe），Timing Control Hub?
輸入： 晶體
輸出： HCSL
電路數(shù)： 1
比率 - 輸入:輸出： 1:21
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 56-BSSOP（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 56-SSOP
包裝： 帶卷 (TR)
IDTTM
Programmable Timing Control HubTM for Intel Systems
1408A—01/25/10
ICS9E4101
Programmable Timing Control HubTM for Intel Systems
2
Pin Description
Pin #
PIN NAME
PIN TYPE
DESCRIPTION
1
VDDPCI
PWR
Power supply for PCI clocks, nominal 3.3V
2
GND
PWR
Ground pin.
3
PCICLK3
OUT
PCI clock output.
4
PCICLK4
OUT
PCI clock output.
5
PCICLK5
OUT
PCI clock output.
6
GND
PWR
Ground pin.
7
VDDPCI
PWR
Power supply for PCI clocks, nominal 3.3V
8
ITP_EN/PCICLK_F0
I/O
Free running PCI clock not affected by PCI_STOP#.
ITP_EN: latched input to select pin functionality
1 = CPU_ITP pair
0 = SRC pair
9
PCICLK_F1
OUT
Free running PCI clock not affected by PCI_STOP# .
10
PCICLK_F2
OUT
Free running PCI clock not affected by PCI_STOP# .
11
VDD48
PWR
Power pin for the 48MHz output.3.3V
12
USB_48MHz
OUT
48.00MHz USB clock
13
GND
PWR
Ground pin.
14
DOTT_96MHz
OUT
True clock of differential pair for 96.00MHz DOT clock.
15
DOTC_96MHz
OUT
Complement clock of differential pair for 96.00MHz DOT clock.
16
FS_B/TEST_MODE
IN
3.3V tolerant input for CPU frequency selection. Refer to input
electrical characteristics for Vil_FS and Vih_FS values. TEST_MODE
is a real time input to select between Hi-Z and REF/N divider mode
while in test mode. Refer to Test Clarification Table.
17
Vtt_PwrGd#/PD
IN
Vtt_PwrGd# is an active low input used to determine when latched
inputs are ready to be sampled. PD is an asynchronous active high
input pin used to put the device into a low power state. The internal
clocks, PLLs and the crystal oscillator are stopped.
18
FS_A_410
IN
3.3V tolerant low threshold input for CPU frequency selection. This
pin requires CK410 FSA. Refer to input electrical characteristics for
Vil_FS and Vih_FS threshold values.
19
SRCCLKT1
OUT
True clock of differential SRC clock pair.
20
SRCCLKC1
OUT
Complement clock of differential SRC clock pair.
21
VDDSRC
PWR
Supply for SRC clocks, 3.3V nominal
22
SRCCLKT2
OUT
True clock of differential SRC clock pair.
23
SRCCLKC2
OUT
Complement clock of differential SRC clock pair.
24
SRCCLKT3
OUT
True clock of differential SRC clock pair.
25
SRCCLKC3
OUT
Complement clock of differential SRC clock pair.
26
SRCCLKT4_SATA
OUT
True clock of differential SRC/SATA pair.
27
SRCCLKC4_SATA
OUT
Complement clock of differential SRC/SATA pair.
28
VDDSRC
PWR
Supply for SRC clocks, 3.3V nominal
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PDF描述
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