參數(shù)資料
型號： ICS93722YFT
元件分類： 時(shí)鐘及定時(shí)
英文描述： 93722 SERIES, PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 6 INVERTED OUTPUT(S), PDSO28
封裝： 0.209 INCH, MO-150, SSOP-28
文件頁數(shù)： 1/7頁
文件大小： 83K
代理商： ICS93722YFT
Integrated
Circuit
Systems, Inc.
ICS93722
0539F—04/12/05
Block Diagram
Low Cost DDR Phase Lock Loop Zero Delay Buffer
Pin Configuration
28-Pin SSOP
Recommended Application:
DDR Zero Delay Clock Buffer
Product Description/Features:
Low skew, low jitter PLL clock driver
I
2C for functional and output control
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
3.3V tolerant CLK_INT input
Switching Characteristics:
PEAK - PEAK jitter (66MHz): <120ps
PEAK - PEAK jitter (>100MHz): <75ps
CYCLE - CYCLE jitter (66MHz):<110ps
CYCLE - CYCLE jitter (>100MHz):<65ps
OUTPUT - OUTPUT skew: <100ps
Output Rise and Fall Time: 650ps - 950ps
DUTY CYCLE: 49.5% - 50.5%
Functionality
FB_INT
CLK_INT
SCLK
SD
SDA
AT
TA
A
Control
Logic
FB_OUTT
CLKT0
CLKT1
CLKT2
CLKT3
CLKT4
CLKT5
CLKC0
CLKC1
CLKC2
CLKC3
CLKC4
CLKC5
PLL
S
T
U
P
N
IS
T
U
P
T
U
O
e
t
a
t
S
L
P
D
V
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I
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L
CT
K
L
CC
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L
CT
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B
F
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<Z
Z
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N
GL
L
H
L
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/
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a
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y
B
D
N
GH
H
L
H
f
o
/
d
e
s
a
p
y
B
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
SCLK
CLK_INT
N/C
VDDA
GND
VDD
CLKT2
CLKC2
GND
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
N/C
FB_INT
FB_OUTT
N/C
CLKT3
CLKC3
GND
ICS937
22
1
2
3
4
5
6
7
8
9
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11
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PDF描述
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