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參數(shù)資料
| 型號： | ICS894D115AGI-04LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK/DATA RECOVERY 20-TSSOP |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | STM-1，STM-4 |
| 輸入： | LVDS |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 894D115AGI-04LF |
ICS894D115I-04
OC-12/STM-4 AND OC-3/STM-1 CLOCK/DATA RECOVERY DEVICE
IDT / ICS CLOCK/DATA RECOVERY DEVICE
4
ICS894D115AGI-04 REV. C OCTOBER 15, 2008
Table 3. Pin Characteristics
Function Tables
Table 4A. LOCK_DET Operation Table
Table 4B. STS12 Mode Configuration Table
Table 4C. LOCK_REFN Mode Configuration Table
Table 4D. SD Mode Configuration Table
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
Operation
Output
LOCK_DET
The PLL is not locked to the serial input data stream if any of these three conditions occur:
A. Internal oscillator and REF_CLK input frequency are not within 500ppm of each other.
B. SD input is at logic LOW state.
C. LOCK_REFN is at logic LOW state.
LOW
When the PLL is locked to the serial input data stream, the CLK_OUT and DATA_OUT signals are valid.
HIGH
Input
Operation
STS12
0
STM-1 (OC-3, STS-3) operation. The clock/data recovery circuit attempts to recover the clock from a 155.52 Mbit/s
input data stream. The output clock frequency is 155.52MHz.
1
STM-4 (OC-12, STS-12) operation. The clock/data recovery circuit attempts to recover the clock from a 622.08 Mbit/s
input data stream. The output clock frequency is 622.08MHz.
Input
Operation
LOCK_REFN
0
Lock to reference clock. CLK_OUT/nCLK_OUT output frequency is within ±500ppm of the reference clock
(REF_CLK). DATA_OUT is set to logic LOW state and nDATA_OUT is set to logic HIGH state. (DATA_OUT = L,
nDATA_OUT = H).
1
Normal operation.
Input
Operation
SD
0
Indicates a loss-of-signal (LOS) condition to the device. CLK_OUT/nCLK_OUT output frequency is within ±500ppm
of the reference clock (REF_CLK). DATA_OUT is set to logic LOW state and nDATA_OUT is set to logic HIGH state.
(DATA_OUT = L, nDATA_OUT = H).
1
Normal operation.
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