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參數(shù)資料
型號(hào)： ICS87993AYILFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 13/16頁(yè)
文件大小： 0K
描述： IC PLL CLK DRIVER 1-5 32-LQFP
標(biāo)準(zhǔn)包裝： 1,000
系列： HiPerClockS™
類型： PLL 時(shí)鐘驅(qū)動(dòng)器
PLL： 帶旁路
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 250MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-LQFP
供應(yīng)商設(shè)備封裝： 32-TQFP（7x7）
包裝： 帶卷 (TR)
其它名稱： 87993AYILFT
87993AYI
www.icst.com/products/hiperclocks.html
REV. B OCTOBER 21, 2004
6
Integrated
Circuit
Systems, Inc.
ICS87993I
1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL
PLL CLOCK DRIVER W/DYNAMIC CLOCK SWITCH
APPLICATION INFORMATION
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. The ICS87993I provides sepa-
rate power supplies to isolate any high switching
noise from the outputs to the internal PLL. V
CC and VCCA should
be individually connected to the power supply plane through
vias, and bypass capacitors should be used for each pin. To
achieve optimum jitter performance, power supply isolation is
required.
Figure 1 illustrates how a 10
resistor along with a
10
F and a .01F bypass capacitor should be connected to
each V
CCA pin.
FIGURE 1. POWER SUPPLY FILTERING
10
V
CCA
10
F
.01
F
3.3V
.01
F
V
CC
V
CC - 2V
50
50
RTT
Z
o = 50
Z
o = 50
FOUT
FIN
RTT =
Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
125
125
84
84
Z
o = 50
Z
o = 50
FOUT
FIN
The clock layout topology shown below is a typical termina-
tion for LVPECL outputs. The two different layouts mentioned
are recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that
generate ECL/LVPECL compatible outputs.Therefore, terminat-
ing resistors (DC current path to ground) or current sources
must be used for functionality. These outputs are designed to
FIGURE 2B. LVPECL OUTPUT TERMINATION
FIGURE 2A. LVPECL OUTPUT TERMINATION
drive 50
transmission lines. Matched impedance techniques
should be used to maximize operating frequency and minimize
signal distortion.
Figures 2A and 2B show two different layouts
which are recommended only as guidelines. Other suitable clock
layouts may exist and it would be recommended that the board
designers simulate to guarantee compatibility across all printed
circuit and clock component process variations.
TERMINATION FOR LVPECL OUTPUTS
POWER SUPPLY FILTERING TECHNIQUES
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PDF描述
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參數(shù)描述
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