參數(shù)資料
型號(hào)： ICS87946AYILF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 1/11頁
文件大?。?/td> 0K
描述： IC CLK GEN LVCMOS /1 /2 32-LQFP
標(biāo)準(zhǔn)包裝： 250
系列： HiPerClockS™
類型： 時(shí)鐘發(fā)生器
PLL： 無
輸入： LVCMOS，LVTTL
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 2:10
差分 - 輸入:輸出： 無/無
頻率 - 最大： 150MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-LQFP
供應(yīng)商設(shè)備封裝： 32-TQFP（7x7）
包裝： 托盤
產(chǎn)品目錄頁面： 1250 (CN2011-ZH PDF)
其它名稱： 800-1224
87946AYILF
DATA SHEET
ICS87946AYI REVISION B JUNE 22, 2012
1
2012 Integrated Device Technology, Inc.
Low Skew, ÷1, ÷2 LVCMOS/LVTTL
Clock Generator
ICS87946I
General Description
The ICS87946I is a low skew, ÷1, ÷2 LVCMOS Clock Generator. The
ICS87946I has two selectable single ended clock inputs. The
ICS87946I has two selectable single ended clock inputs. The single
ended clock inputs accept LVCMOS or LVTTL input levels. The low
impedance LVCMOS outputs are designed to drive 50
series or
parallel terminated transmission lines. The effective fanout can be
increased from 10 to 20 by utilizing the ability of the outputs to drive
two series terminated lines.
The divide select inputs, DIV_SELx, control the output frequency of
each bank. The outputs can be utilized in the ÷1, ÷2 or a
combination of ÷1 and ÷2 modes. The master reset input, MR/nOE,
resets the internal frequency dividers and also controls the active
and high impedance states of all outputs.
The ICS87946I is characterized at 3.3V core/3.3V output.
Guaranteed output and part-to-part skew characteristics make the
ICS87946I ideal for those clock distribution applications demanding
well defined performance and repeatability.
Features
Ten single-ended LVCMOS outputs, 7 typical output impedance
Selectable CLK0 and CLK1 LVCMOS clock inputs
CLK0 and CLK1 can accept the following input levels:
LVCMOS and LVTTL
Maximum input/output frequency: 150MHz
Output skew: 350ps (maximum)
3.3V input, 3.3V outputs
-40°C to 85°C ambient operating temperature
Available in standard (RoHS 5) and lead-free (RoHS 6) packages
9
10 11 12 13 14 15 16
32 31 30
29 28
27 26 25
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
CLK_SEL
VDD
CLK0
CLK1
DIV_SELA
DIV_SELB
DIV_SELC
GND
QB0
VDDB
QB1
GND
QB2
VDDB
VDDC
V
DDC
QC0
GND
QC1
V
DDC
QC2
GND
QC3
GND
QA0
V
DDA
QA1
GND
QA2
V
DDA
MR/nOE
ICS87946I
32-Lead LQFP
7mm x 7mm x 1.4mm package body
Y Package
Top View
Pin Assignment
Block Diagram
CLK0
CLK_SEL
CLK1
DIV_SELA
QA[0:2]
0
1
0
1
÷1
÷2
Pullup
Pulldown
DIV_SELB
DIV_SELC
QC[0:3]
0
1
Pulldown
MR/nOE Pulldown
QB[0:2]
0
1
0
1
Pulldown
3
4
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PDF描述
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