參數(shù)資料
型號(hào): ICS870931ARI-01LF
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 6/13頁(yè)
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描述: IC CLK GENERATOR LVCMOS 20QSOP
標(biāo)準(zhǔn)包裝: 55
系列: HiPerClockS™
類型: *
PLL: 帶旁路
輸入: LVCMOS,LVTTL
輸出: LVCMOS,LVTTL
電路數(shù): 1
比率 - 輸入:輸出: 1:6
差分 - 輸入:輸出: 無(wú)/無(wú)
頻率 - 最大: 80MHz
除法器/乘法器: 是/是
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 20-SSOP(0.154",3.90mm 寬)
供應(yīng)商設(shè)備封裝: 20-QSOP
包裝: 管件
ICS870931ARI-01 REVISION A JUNE 11, 2009
2
2009 Integrated Device Technology, Inc.
ICS870931I-01 Data Sheet
LVCMOS CLOCK GENERATOR
Table 1. Pin Descriptions
Table 2. Pin Characteristics
Number
Name
Type
Description
1, 9, 12, 14, 18
GND
Power
Power supply ground.
2
OE/nRST
Input
Output enable and asynchronous reset. Resets all outputs. Logic LOW, the outputs are in
high-impedance state. Logic HIGH enables all outputs. LVCMOS/LVTTL interface levels.
3
FEEDBACK
Input
PLL feedback input which is connected to one of the clock outputs to close the PLL
feedback loop. LVCMOS/LVTTL interface levels.
4AVDD
Power
Positive power supply for the PLL.
5, 16
VDD
Power
Positive power supply pins.
6AGND
Power
Power supply ground for the PLL.
7
SYNC
Input
Single-ended reference clock input. LVCMOS/LVTTL interface levels.
8
FREQ_SEL
Input
Frequency select. Logic LOW level inserts a divide-by-2 into the PLL output and feedback
path. Logic HIGH inserts a divide-by-1 into the PLL output and feedback path.
LVCMOS/LVTTL interface levels.
10, 11,
15, 17, 20
Q0, Q1,
Q2, Q3, Q4
Output
Single-ended clock outputs. LVCMOS/LVTTL interface levels.
13
PLL_EN
Input
PLL enable. Enable and disables the PLL. Logic HIGH enables the PLL. Logic LOW
disables the PLL and the input reference signal is routed to the output dividers (PLL
bypass). LVCMOS/LVTTL interface levels.
19
Q/2
Output
Single-ended clock output. LVCMOS/LVTTL interface levels.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4pF
CPD
Power Dissipation Capacitance
VDD = AVDD = 3.6V
330
pF
ROUT
Output Impedance
11
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PDF描述
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參數(shù)描述
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