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參數資料
| 型號： | ICS813076CYILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 6/23頁 |
| 文件大小： | 0K |
| 描述： | IC VCXO-PLL WIRELESS 64-TQFP |
| 標準包裝： | 160 |
| 系列： | HiPerClockS™, FemtoClock™ |
| 類型： | 時鐘/頻率發(fā)生器，扇出緩沖器（分配），抖動衰減器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 無線基礎架構應用 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL，晶體 |
| 輸出： | LVPECL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 3:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 614.4MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP 裸露焊盤 |
| 供應商設備封裝： | 64-TQFP-EP（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 813076CYILF |
IDT / ICS FREQUENCY GENERATOR/JITTER ATTENUATION
14
ICS813076CYI REV. A JULY 8, 2008
ICS813076I
FREQUENCY GENERATOR/JITTER ATTENUATION FOR WIRELESS INFRASTRUCTURE
INPUTS:
CLK/nCLK INPUTS
For applications not requiring the use of the differential input,
both CLK and nCLK can be left floating. Though not required, but
for additional protection, a 1k
Ω resistor can be tied from CLK to
ground.
LVCMOS CONTROL PINS
All control pins have internal pull-ups or pull-downs; additional
resistance is not required but can be added for additional
protection. A 1k
Ω resistor can be used.
RECOMMENDATIONS FOR UNUSED INPUT AND OUTPUT PINS
OUTPUTS:
LVPECL OUTPUTS
All unused LVPECL outputs can be left floating. We recommend
that there is no trace attached. Both sides of the differential output
pair should either be left floating or terminated.
TERMINATION FOR 3.3V LVPECL OUTPUTS
V
CC - 2V
50
Ω
50
Ω
RTT
Z
o = 50Ω
Z
o = 50Ω
FOUT
FIN
RTT =
Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
125
Ω
125
Ω
84
Ω
84
Ω
Z
o = 50Ω
Z
o = 50Ω
FOUT
FIN
The clock layout topology shown below is a typical ter mina-
tion for LVPECL outputs. The two different layouts mentioned
are recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, ter-
minating resistors (DC current path to ground) or current
sources must be used for functionality. These outputs are
FIGURE 6B. LVPECL OUTPUT TERMINATION
FIGURE 6A. LVPECL OUTPUT TERMINATION
designed to dr ive 50
Ω transmission lines. Matched imped-
ance techniques should be used to maximize operating fre-
quency and minimize signal distor tion.
Figures 6A and 6B
show two different layouts which are recommended only as
guidelines. Other suitable clock layouts may exist and it
would be recommended that the board designers simulate
to guarantee compatibility across all printed circuit and clock
component process variations.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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