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參數(shù)資料
| 型號： | ICS81006AKLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC VCXO TO 6 LVCMOS OUT 20VFQFPN |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | HiPerClockS™ |
| 類型： | 壓控晶體振蕩器（VCXO） |
| PLL： | 無 |
| 輸入： | 晶體 |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:6 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 31.25MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 1.6 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 20-VFQFPN（4x4） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 81006AKLFT |
VCXO-TO-6 LVCMOS OUTPUTS
ICS81006
IDT / ICS VCXO-TO-LVCMOS OUTPUTS
1
ICS81006AK REV. B OCTOBER 8, 2008
VCXO
0: ÷1
1: ÷2
SYNC
LP Filter
GENERAL DESCRIPTION
The ICS81006 is a high perfor mance, low jitter/
low phase noise VCXO and is a member of the
HiPerClockS family of high performance clock
solutions from IDT. The ICS81006 wo r ks in
conjunction with a pullable cr ystal to generate
an output clock over the range of 12MHz - 31.25MHz and
has 6 LVCMOS outputs, effectively integrating a fanout
buffer function.
The frequency of the VCXO is adjusted by the VC control
voltage input. The output range is ±100ppm around the
nominal crystal frequency. The VC control voltage range is
0 - V
DD. The
device is packaged in a small 4mm x 4mm
VFQFN package and is ideal for use on space constrained
boards typically encountered in ADSL/VDSL applications.
FEATURES
Six LVCMOS/LVTTL outputs, 20Ω nominal output impedance
Output Q5 can be selected for ÷1 or ÷2 frequency relative to
the crystal frequency
Output frequency range: 12MHz to 31.25MHz
Crystal pull range: ± 90ppm (typical)
Synchronous output enable places outputs in High-Imped-
ance state
On-chip filter on VIN to suppress noise modulation of VCXO
V
DD/VDDO combinations
3.3V/3.3V
3.3V/2.5V
3.3V/1.8V
2.5V/2.5V
2.5V/1.8V
4mm x 4mm 20 Lead VFQFN package is ideal for space
constrained designs
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
HiPerClockS
ICS
BLOCK DIAGRAM
PIN ASSIGNMENT
OE0
VC
XTAL_IN
XTAL_OUT
DIV_SEL_Q5
OE1
Q0
Q1
Q2
Q3
Q4
Q5
(Pullup)
(Pulldown)
XTAL_IN
XTAL_OUT
VDD
VC
DIV_SEL_Q5
GND
Q2
VDDO
Q3
GND
OE1
GND
Q5
V
DDO
Q4
OE0
GND
Q0
V
DDO
Q1
1
2
3
4
5
20 19 18 17 16
ICS81006
20-Lead VFQFN
4mm x 4mm x 0.925 package body
K Package
Top View
6
7
8
9
10
15
14
13
12
11
(Pullup)
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PDF描述 |
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參數(shù)描述 |
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