參數(shù)資料
型號： ICS680G-01LF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 6/9頁
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描述： IC SYNTHESIZER/ZD BUFFER 24TSSOP
標準包裝： 62
類型： 時鐘/頻率合成器，零延遲緩沖器
PLL： 是
輸入： 時鐘，晶體
輸出： CMOS
電路數(shù)： 2
比率 - 輸入:輸出： 1:4
差分 - 輸入:輸出： 無/無
頻率 - 最大： 66.67MHz
除法器/乘法器： 是/無
電源電壓： 3.13 V ~ 3.46 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 24-TSSOP
包裝： 管件
其它名稱： 680G-01LF
ICS680-01
NETWORKING CLOCK SYNTHESIZER AND ZERO DELAY BUFFER
ZDB AND SYNTHESIZER
IDT / ICS NETWORKING CLOCK SYNTHESIZER AND ZERO DELAY BUFFER 6
ICS680-01
REV H 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature 0 to +70
° C
Note 1: Measured with a 15 pF load.
Note 2: Duty cycle is configuration dependent. Most configurations are min 45% / max 55%.
Note 3: Skew is measured at 1.4 V on rising edges with a 33 MHz ICLK.
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
fIN
X1
25
MHz
ICLK
33
MHz
Output Frequency
fOUT
Q0 to Q3, QFB, Note 1
33
MHz
Output Rise Time
tOR
20% to 80%, Note 1
1.5
ns
Output Fall Time
tOF
80% to 20%, Note 1
1.5
ns
Output Clock Duty Cycle
tD
at VDD/2, Note 2
40
60
%
Power-up Time
PLL lock-time from
power-up to 1% of final
frequency
10
ms
PDTS goes high until
stable CLK outputs at
1% of final frequency
2ms
One Sigma Clock Period Jitter
Configuration
dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from mean.
Configuration
dependent.
±200
ps
QFB to ICLK Skew
tPD
Measured at VDD/2,
Note 3
-350
350
Pin-to-pin Skew
QFB, Q0 to Q3, Note 3
-250
250
ps
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PDF描述
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參數(shù)描述
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ICS680G-01T 功能描述:IC SYNTHESIZER/ZD BUFFER 24TSSOP RoHS:否 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 產(chǎn)品變化通告:Product Discontinuation 04/May/2011 標準包裝:96 系列:- 類型:時鐘倍頻器，零延遲緩沖器 PLL:帶旁路 輸入:LVTTL 輸出:LVTTL 電路數(shù):1 比率 - 輸入:輸出:1:8 差分 - 輸入:輸出:無/無 頻率 - 最大:133.3MHz 除法器/乘法器:是/無 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:管件 其它名稱:23S08-5HPGG
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