參數資料
型號: ICS1524MT
英文描述: Dual Output Phase Controlled SSTL-3/PECL Clock Generator
中文描述: 雙輸出相控SSTL-3/PECL時鐘發(fā)生器
文件頁數: 7/24頁
文件大?。?/td> 394K
代理商: ICS1524MT
7
ICS1524
ICS1524 Rev C 01/31/2003
Name:
Register:
Index:
Loop Control Register
1h
Read/Write*
Bit Name Bit #
Reset Value
Description
PFD0-2
Reserved
PSD0-1
Reserved
0-2
3
4-5
6-7
0
0
0
0
Phase Frequency Detector Gain
Reserved
Post-Scaler Divider
Reserved
Bit
Name
Description
0-2
PFD0-2
Phase/Frequency Detector Gain
3
Reserved
4-5
PSD0-1
Post-Scaler Divider — Divides the output of the VCO to the DPA and Feedback Divider.
6-7
Reserved
*
Double-buffered register. Actual working registers are loaded during software PLL reset.
See register 8h for details.
2
t
0
0
0
0
1
1
1
1
B
1
t
0
0
1
1
0
0
1
1
B
0
t
0
1
0
1
0
1
0
1
B
2
A
μ
1
2
4
8
6
1
2
3
4
6
2
1
n
G
D
F
P
π
)
a
8
5
t
0
0
1
1
B
4
t
0
1
0
1
B
r
d
D
)
a
d
4
8
6
1
D
S
2
P
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PDF描述
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