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參數(shù)資料
| 型號： | HYS72T256020EU-3-B |
| 廠商： | QIMONDA AG |
| 元件分類： | DRAM |
| 英文描述： | 240-Pin unbuffered DDR2 SDRAM Modules |
| 中文描述： | 256M X 72 DDR DRAM MODULE, 0.45 ns, DMA240 |
| 封裝： | GREEN, DIMM-240 |
| 文件頁數(shù)： | 19/60頁 |
| 文件大?。?/td> | 1339K |
| 代理商： | HYS72T256020EU-3-B |
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Internet Data Sheet
Rev. 1.0, 2006-10
10262006-SX8C-DEY8
19
HYS[64/72]T256020EU-[25F/2.5/3/3S/3.7]-B
Unbuffered DDR2 SDRAM Module
3.3.2
Component AC Timing Parameters
Timing Parameters:
Table 15
for DDR2–800,
Table 16
for DDR2–667 and
Table 17
for DDR2–533C.
TABLE 15
DRAM Component Timing Parameter by Speed Grade - DDR2–800
Parameter
Symbol
DDR2–800
Unit
Note
1)2)3)4)5)6)7)
8)
Min.
Max.
DQ output access time from CK / CK
DQS output access time from CK / CK
Average clock high pulse width
t
AC
t
DQSCK
t
CH.AVG
t
CL.AVG
t
CK.AVG
t
DS.BASE
t
DH.BASE
–400
–350
0.48
+400
+350
0.52
ps
ps
t
CK.AVG
t
CK.AVG
ps
ps
ps
t
CK.AVG
t
CK.AVG
ps
ps
ps
ps
ps
9)
9)
10)11)
Average clock low pulse width
Average clock period
DQ and DM input setup time
DQ and DM input hold time
Control & address input pulse width for each input
t
IPW
DQ and DM input pulse width for each input
Data-out high-impedance time from CK / CK
DQS/DQS low-impedance time from CK / CK
DQ low impedance time from CK/CK
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
CK half pulse width
0.48
2500
50
125
0.6
0.35
—
t
AC.MIN
2 x
t
AC.MIN
—
Min(
t
CH.ABS
,
t
CL.ABS
)
—
t
HP
–
t
QHS
RL – 1
– 0.25
0.52
8000
––
––
—
—
t
AC.MAX
t
AC.MAX
t
AC.MAX
200
__
10)11)
10)11)
12)13)14)
13)14)15)
t
DIPW
t
HZ
t
LZ.DQS
t
LZ.DQ
9)16)
9)16)
9)16)
17)
t
HP
18)
DQ hold skew factor
DQ/DQS output hold time from DQS
Write command to DQS associated clock edges
DQS latching rising transition to associated clock
edges
DQS input high pulse width
DQS input low pulse width
DQS falling edge to CK setup time
DQS falling edge hold time from CK
Write postamble
Write preamble
Address and control input setup time
Address and control input hold time
Read preamble
Read postamble
Active to active command period for 1KB page
size products
Active to active command period for 2KB page
size products
Four Activate Window for 1KB page size products
t
FAW
t
QHS
t
QH
WL
t
DQSS
300
—
ps
ps
nCK
t
CK.AVG
19)
20)
+ 0.25
21)
t
DQSH
t
DQSL
t
DSS
t
DSH
t
WPST
t
WPRE
t
IS.BASE
t
IH.BASE
t
RPRE
t
RPST
t
RRD
0.35
0.35
0.2
0.2
0.4
0.35
175
250
0.9
0.4
7.5
—
—
—
—
0.6
—
—
—
1.1
0.6
—
t
CK.AVG
t
CK.AVG
t
CK.AVG
t
CK.AVG
t
CK.AVG
t
CK.AVG
ps
ps
t
CK.AVG
t
CK.AVG
ns
21)
21)
22)23)
23)24)
25)26)
25)27)
28)
t
RRD
10
—
ns
28)
35
—
ns
28)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72T256020EU-3S-B | 240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T256020HU-3S-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T256020HU-3.7-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T256020HU-3-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T256020HU-5-A | 240-Pin Unbuffered DDR2 SDRAM Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72T256020EU-3S-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T256020GR | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:DDR2 Registered Memory Modules |
| HYS72T256020GR-37-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:DDR2 Registered Memory Modules |
| HYS72T256020GR-5-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:DDR2 Registered Memory Modules |
| HYS72T256020HF | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Fully-Buffered DDR2 SDRAM Modules |
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