參數(shù)資料
型號(hào)： HYS72T1G242EP-3S-C
廠商： QIMONDA AG
元件分類(lèi)： DRAM
英文描述： 240-Pin Dual Die Registered DDR2 SDRAM Modules
中文描述： 1G X 72 DDR DRAM MODULE, 0.65 ns, DMA240
封裝： GREEN, RDIMM-240
文件頁(yè)數(shù)： 18/43頁(yè)
文件大?。?/td> 1309K
代理商： HYS72T1G242EP-3S-C
Internet Data Sheet
Rev. 1.0, 2007-07
07242007-LR08-OZC0
18
HYS72T1G242EP–[25F/2.5/3/3S/3.7]–C
Registerd DDR2 SDRAM Module
3.3.2
Component AC Timing Parameters
Timing Parameters:
Table 15
for DDR2–800E,
Table 16
for DDR2–667D,
Table 17
for DDR2–533C
TABLE 15
DRAM Component Timing Parameter by Speed Grade - DDR2–800
Parameter
Symbol
DDR2–800
Unit
Notes
1)2)3)4)5)6)
7)8)
Min.
Max.
DQ output access time from CK / CK
CAS to CAS command delay
Average clock high pulse width
Average clock period
CKE minimum pulse width ( high and low pulse
width)
Average clock low pulse width
Auto-Precharge write recovery + precharge time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time
DQ and DM input pulse width for each input
DQS output access time from CK / CK
DQS input high pulse width
DQS input low pulse width
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
DQS latching rising transition to associated clock
edges
DQ and DM input setup time
DQS falling edge hold time from CK
DQS falling edge to CK setup time
Four Activate Window for 1KB page size products
t
FAW
Four Activate Window for 2KB page size products
t
FAW
CK half pulse width
t
AC
t
CCD
t
CH.AVG
t
CK.AVG
t
CKE
–400
2
0.48
2500
3
+400
—
0.52
8000
—
ps
nCK
t
CK.AVG
ps
nCK
9)
10)11)
10)11)
12)
t
CL.AVG
t
DAL
t
DELAY
0.48
WR +
t
nRP
t
IS
+
t
CK .AVG
+
t
IH
125
0.35
–350
0.35
0.35
—
– 0.25
0.52
—
––
t
CK.AVG
nCK
ns
10)11)
13)14)
t
DH.BASE
t
DIPW
t
DQSCK
t
DQSH
t
DQSL
––
—
+350
—
—
200
+ 0.25
ps
t
CK.AVG
ps
t
CK.AVG
t
CK.AVG
ps
t
CK.AVG
19)20)15)
9)
16)
t
DQSS
17)
t
DS.BASE
t
DSH
t
DSS
50
0.2
0.2
35
45
Min(
t
CH.ABS
,
t
CL.ABS
)
—
250
0.6
175
2 x
t
AC.MIN
t
AC.MIN
0
2
0
t
HP
–
t
QHS
––
—
—
—
—
__
ps
t
CK.AVG
t
CK.AVG
ns
ns
ps
18)19)20)
17)
17)
35)
35)
t
HP
21)
Data-out high-impedance time from CK / CK
Address and control input hold time
Control & address input pulse width for each input
t
IPW
Address and control input setup time
DQ low impedance time from CK/CK
DQS/DQS low-impedance time from CK / CK
MRS command to ODT update delay
Mode register set command cycle time
OCD drive mode output delay
DQ/DQS output hold time from DQS
t
HZ
t
IH.BASE
t
AC.MAX
—
—
—
t
AC.MAX
t
AC.MAX
12
—
12
—
ps
ps
t
CK.AVG
ps
ps
ps
ns
nCK
ns
ps
9)22)
23)25)
t
IS.BASE
t
LZ.DQ
t
LZ.DQS
t
MOD
t
MRD
t
OIT
t
QH
24)25)
9)22)
9)22)
35)
35)
26)
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PDF描述
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HYS72T256000ER-5-B 240-Pin Registered DDR2 SDRAM Modules
HYS72T256020EU-2.5-B 240-Pin unbuffered DDR2 SDRAM Modules
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