參數(shù)資料
型號(hào)： HYS72T128320HP-3S-A
廠商： QIMONDA AG
元件分類： DRAM
英文描述： 240-Pin Registered DDR2 SDRAM Modules
中文描述： 128M X 72 DDR DRAM MODULE, 0.45 ns, DMA240
封裝： GREEN, DIMM-240
文件頁數(shù)： 19/50頁
文件大?。?/td> 1423K
代理商： HYS72T128320HP-3S-A
Internet Data Sheet
Rev. 1.22, 2007-06
07042006-834B-Z31V
20
HYS72T[64/128]3x0HP–[3S/3.7/5]–A
Registered DDR2 SDRAM Modules
3.3.2
AC Timing Parameters
This chapter contains the AC Timing Parameters.
AC Timing Parameters
Table 15 “DRAM Component Timing Parameter by Speed Grade - DDR2–667” on Page 20
Table 16 “DRAM Component Timing Parameter by Speed Grade - DDR2–533” on Page 25
Table 17 “DRAM Component Timing Parameter by Speed Grade - DDR2-400” on Page 27
TABLE 15
DRAM Component Timing Parameter by Speed Grade - DDR2–667
5)
t
RAS.MAX
is calculated from the maximum amount of time a DDR2 device can operate without a refresh command which is equal to 9 x
t
REFI
.
Parameter
Symbol
DDR2–667
Unit
Notes
1)2)3)4)5)6)
7)8)
Min.
Max.
DQ output access time from CK / CK
CAS to CAS command delay
Average clock high pulse width
Average clock period
CKE minimum pulse width ( high and low pulse
width)
Average clock low pulse width
Auto-Precharge write recovery + precharge time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time
DQ and DM input pulse width for each input
DQS output access time from CK / CK
DQS input high pulse width
DQS input low pulse width
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
DQS latching rising transition to associated clock
edges
DQ and DM input setup time
DQS falling edge hold time from CK
DQS falling edge to CK setup time
CK half pulse width
t
AC
t
CCD
t
CH.AVG
t
CK.AVG
t
CKE
–450
2
0.48
3000
3
+450
—
0.52
8000
—
ps
nCK
t
CK.AVG
ps
nCK
9)
10)11)
12)
t
CL.AVG
t
DAL
t
DELAY
0.48
WR +
t
nRP
t
IS
+
t
CK .AVG
+
t
IH
175
0.35
–400
0.35
0.35
—
– 0.25
0.52
—
––
t
CK.AVG
nCK
ns
10)11)
13)14)
t
DH.BASE
t
DIPW
t
DQSCK
t
DQSH
t
DQSL
––
—
+400
—
—
240
+ 0.25
ps
t
CK.AVG
ps
t
CK.AVG
t
CK.AVG
ps
t
CK.AVG
19)20)15)
9)
16)
t
DQSS
17)
t
DS.BASE
t
DSH
t
DSS
t
HP
100
0.2
0.2
Min(
t
CH.ABS
,
t
CL.ABS
)
—
275
0.6
200
2 x
t
AC.MIN
––
—
—
__
ps
t
CK.AVG
t
CK.AVG
ps
18)19)20)
17)
17)
21)
Data-out high-impedance time from CK / CK
Address and control input hold time
Control & address input pulse width for each input
t
IPW
Address and control input setup time
DQ low impedance time from CK/CK
t
HZ
t
IH.BASE
t
AC.MAX
—
—
—
t
AC.MAX
ps
ps
t
CK.AVG
ps
ps
9)22)
25)23)
t
IS.BASE
t
LZ.DQ
24)25)
9)22)
相關(guān)PDF資料
PDF描述
HYS72T128320HP-5-A 240-Pin Registered DDR2 SDRAM Modules
HYS72T64300HP-3.7-A 240-Pin Registered DDR2 SDRAM Modules
HYS72T64300HP-3S-A 240-Pin Registered DDR2 SDRAM Modules
HYS72T128420HFD-3S-B 240-Pin Fully-Buffered DDR2 SDRAM Modules
HYS72T128520HFD-3S-B 240-Pin Fully-Buffered DDR2 SDRAM Modules
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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HYS72T128420HFA-3S-B 功能描述:MODULE DDR2 1GB 240-DIMM RoHS:是 類別:存儲(chǔ)卡，模塊 >> 存儲(chǔ)器 - 模塊 系列:- 標(biāo)準(zhǔn)包裝:100 系列:- 存儲(chǔ)器類型:SDRAM 存儲(chǔ)容量:1GB 速度:133MHz 特點(diǎn):- 封裝/外殼:168-DIMM
HYS72T128420HFD-3.7-A 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Fully-Buffered DDR2 SDRAM Modules
HYS72T128420HFD-3S-A 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Fully-Buffered DDR2 SDRAM Modules
HYS72T128420HFD-3S-B 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Fully-Buffered DDR2 SDRAM Modules
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