參數(shù)資料
型號(hào)： HYS72T128020HP
廠商： QIMONDA
英文描述： 240-Pin Registered DDR2 SDRAM Modules
中文描述： 240針DDR2 SDRAM的注冊(cè)模塊
文件頁(yè)數(shù)： 23/49頁(yè)
文件大?。?/td> 1434K
代理商： HYS72T128020HP
Internet Data Sheet
Rev. 1.02, 2007-07
03292006-08VU-L8WK
23
HYS72T[64/128/256]xx0HP–[3S/3.7]–A
Registered DDR2 SDRAM Modules
TABLE 15
DRAM Component Timing Parameter by Speed Grade - DDR2–533
Parameter
Symbol
DDR2–533
Unit
Notes
1)2)3)4)5)
6)7)
Min.
Max.
DQ output access time from CK / CK
CAS A to CAS B command period
CK, CK high-level width
CKE minimum high and low pulse width
CK, CK low-level width
Auto-Precharge write recovery + precharge
time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time (differential data
strobe)
DQ and DM input hold time (single ended data
strobe)
DQ and DM input pulse width (each input)
DQS output access time from CK / CK
DQS input low (high) pulse width (write cycle)
DQS-DQ skew (for DQS & associated DQ
signals)
Write command to 1st DQS latching transition
DQ and DM input setup time (differential data
strobe)
DQ and DM input setup time (single ended data
strobe)
DQS falling edge hold time from CK (write
cycle)
DQS falling edge to CK setup time (write cycle)
t
DSS
Clock half period
Data-out high-impedance time from CK / CK
Address and control input hold time
Address and control input pulse width
(each input)
Address and control input setup time
DQ low-impedance time from CK / CK
DQS low-impedance from CK / CK
MRS command to ODT update delay
Mode register set command cycle time
OCD drive mode output delay
Data output hold time from DQS
Data hold skew factor
t
AC
t
CCD
t
CH
t
CKE
t
CL
t
DAL
–500
2
0.45
3
0.45
WR +
t
RP
+500
—
0.55
—
0.55
—
ps
t
CK
t
CK
t
CK
t
CK
t
CK
8)18)
t
DELAY
t
IS
+
t
CK
+
t
IH
––
ns
9)
t
DH
(base)
225
––
ps
10)
t
DH1
(base)
–25
—
ps
11)
t
DIPW
t
DQSCK
t
DQSL,H
t
DQSQ
0.35
–450
0.35
—
—
+
450
—
300
t
CK
ps
t
CK
ps
11)
t
DQSS
t
DS
(base)
– 0.25
100
+ 0.25
—
t
CK
ps
11)
t
DS1
(base)
–25
—
ps
11)
t
DSH
0.2
—
t
CK
0.2
MIN. (
t
CL,
t
CH
)
—
375
0.6
—
t
CK
t
HP
t
HZ
t
IH
(base)
t
IPW
12)
t
AC.MAX
—
—
ps
ps
t
CK
13)
11)
t
IS
(base)
t
LZ(DQ)
t
LZ(DQS)
t
MOD
t
MRD
t
OIT
t
QH
t
QHS
250
2
×
t
AC.MIN
t
AC.MIN
0
2
0
t
HP
–
t
QHS
—
—
t
AC.MAX
t
AC.MAX
12
—
12
—
400
ps
ps
ps
ns
t
CK
ns
11)
14)
14)
ps
相關(guān)PDF資料
PDF描述
HYS72T128020HP-3.7-A 240-Pin Registered DDR2 SDRAM Modules
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HYS72T256040HP 240-Pin Registered DDR2 SDRAM Modules
HYS72T256040HP-3.7-A 240-Pin Registered DDR2 SDRAM Modules
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