參數(shù)資料
型號(hào)： HYS72D128320GBR-7-B
廠商： INFINEON TECHNOLOGIES AG
英文描述： 184 - Pin Registered Double Data Rate SDRAM Modules
中文描述： 184 -引腳注冊(cè)雙倍數(shù)據(jù)速率SDRAM模塊
文件頁數(shù)： 23/48頁
文件大?。?/td> 844K
代理商： HYS72D128320GBR-7-B
HYS72D[32/64/128]3[00/20]GBR
Registered Double Data Rate SDRAM Modules
Electrical Characteristics
Data Sheet
23
Rev. 1.1, 2004-04
10102003-01E2-HPA8
3.2
AC Characteristics
Table 12
Parameter
AC Timing - Absolute Specifications –5/–6/–7
Symbol
–5
–6
–7
Unit Note/ Test
Condition
1)
DDR400B
Min.
–0.7
DDR333
Min.
–0.7
DDR266A
Min.
–0.75
Max.
+0.7
Max.
+0.7
Max.
+0.75
DQ output access time from
CK/CK
DQS output access time from
CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
ns
2)3)4)5)
t
DQSCK
–0.6
+0.6
–0.6
+0.6
–0.75
+0.75
ns
2)3)4)5)
t
CH
t
CL
t
HP
t
CK
0.45
0.45
min. (
t
CL
,
t
CH
)
5
6
7.5
0.4
0.4
2.2
0.55
0.55
0.45
0.45
min. (
t
CL
,
t
CH
)
—
6
7.5
0.45
0.45
2.2
0.55
0.55
0.45
0.45
min. (
t
CL
,
t
CH
)
—
7.5
7.5
0.5
0.5
2.2
0.55
0.55
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
8
12
12
—
—
—
—
12
12
—
—
—
—
12
12
—
—
—
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse
width (each input)
DQ and DM input pulse width
(each input)
Data-out high-impedance time
from CK/CK
Data-out low-impedance time
from CK/CK
Write command to 1
st
DQS
latching transition
DQS-DQ skew (DQS and
associated DQ signals)
Data hold skew factor
DQ/DQS output hold time
t
DH
t
DS
t
IPW
2)3)4)5)
2)3)4)5)6)
t
DIPW
1.75
—
1.75
—
1.75
—
ns
2)3)4)5)6)
t
HZ
—
+0.7
—
+0.7
—
+0.75
ns
2)3)4)5)7)
t
LZ
–0.7
+0.7
–0.7
+0.7
–0.75
+0.75
ns
2)3)4)5)7)
t
DQSS
0.72
1.25
0.75
1.25
0.75
1.25
t
CK
2)3)4)5)
t
DQSQ
—
+0.4
—
+0.4
—
+0.5
ns
TFBGA
2)3)4)5)
t
QHS
t
QH
—
t
HP
–
t
QHS
0.35
+0.5
—
—
t
HP
–
t
QHS
0.35
+0.55
—
+0.75 ns
—
TFBGA
2)3)4)5)
2)3)4)5)
t
HP
–
t
QHS
0.35
ns
DQS input low (high) pulse
width (write cycle)
DQS falling edge to CK setup
time (write cycle)
DQS falling edge hold time
from CK (write cycle)
Mode register set command
cycle time
Write preamble setup time
Write postamble
Write preamble
t
DQSL,H
—
—
—
t
CK
2)3)4)5)
t
DSS
0.2
—
0.2
—
0.2
—
t
CK
2)3)4)5)
t
DSH
0.2
—
0.2
—
0.2
—
t
CK
2)3)4)5)
t
MRD
2
—
2
—
2
—
t
CK
2)3)4)5)
t
WPRES
t
WPST
t
WPRE
0
0.4
0.25
—
0.6
—
0
0.4
0.25
—
0.6
—
0
0.4
0.25
—
0.6
—
ns
t
CK
t
CK
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
相關(guān)PDF資料
PDF描述
HYS72D32300GBR-5-B 184 - Pin Registered Double Data Rate SDRAM Modules
HYS72D32300GBR-6-B 184 - Pin Registered Double Data Rate SDRAM Modules
HYS72D32300GBR-7-B 184 - Pin Registered Double Data Rate SDRAM Modules
HYS72D64300GBR-5-B 184 - Pin Registered Double Data Rate SDRAM Modules
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