參數(shù)資料
型號： HW-V5-ML525-UNI-G-J
廠商： Xilinx Inc
文件頁數(shù)： 7/91頁
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描述： EVAL PLATFORM ROCKET IO VIRTEX-5
產(chǎn)品變化通告： Development System Discontinuation 27/Aug/2012
標準包裝： 1
系列： Virtex®-5 FXT/LXT
類型： FPGA
適用于相關(guān)產(chǎn)品： XC5VFX200T-FF1738CES
所含物品： ML52x 平臺，線纜，小型閃存卡，文檔 - 不包括電源 -
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
15
Table 29 summarizes the DC specifications of the clock input of the GTP_DUAL tile. Figure 3 shows the single-ended input
voltage swing. Figure 4 shows the peak-to-peak differential clock input voltage swing. Consult UG196: Virtex-5 FPGA
RocketIO GTP Transceiver User Guide for further details.
X-Ref Target - Figure 2
Figure 2: Peak-to-Peak Differential Output Voltage
Table 29: GTP_DUAL Tile Clock DC Input Specifications(1)
Symbol
DC Parameter
Conditions
Min
Typ
Max
Units
VIDIFF
Differential peak-to-peak input voltage
200
800
2000
mV
VISE
Single-ended input voltage
100
400
1000
mV
RIN
Differential input resistance
80
105
130
Ω
CEXT
Required external AC coupling capacitor
75
100
200
nF
Notes:
1.
VMIN = 0V and VMAX = 1200mV
X-Ref Target - Figure 3
Figure 3: Single-Ended Clock Input Voltage Swing Peak-to-Peak
X-Ref Target - Figure 4
Figure 4: Differential Clock Input Voltage Swing Peak-to-Peak
0
+V
–V
P–N
DVPPOUT
ds202_02_081809
0
+V
P
N
VISE
ds202_03_052708
0
+V
–V
P – N
VIDIFF
ds202_04_052708
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PDF描述
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參數(shù)描述
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