參數(shù)資料
型號(hào)： HW-V5-ML521-UNI-G-J
廠商： Xilinx Inc
文件頁(yè)數(shù)： 8/91頁(yè)
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描述： EVALUATION PLATFORM VIRTEX-5
產(chǎn)品變化通告： Development Systems Discontinuation 16/Jan/2012
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 FXT/LXT
類(lèi)型： FPGA
適用于相關(guān)產(chǎn)品： XC5VLX50T-FF665
所含物品： ML52x 平臺(tái)，線纜，小型閃存卡，文檔 - 不包括電源 -
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
16
GTP_DUAL Tile Switching Characteristics
Consult UG196:Virtex-5 FPGA RocketIO GTP Transceiver User Guide for further information.
Table 30: GTP_DUAL Tile Performance
Symbol
Description
Speed Grade
Units
-3
-2
-1
FGTPMAX
Maximum GTP transceiver data rate
3.75
3.2
Gb/s
FGPLLMAX
Maximum PLL frequency
2.0
GHz
FGPLLMIN
Minimum PLL frequency
1.0
GHz
Table 31: Dynamic Reconfiguration Port (DRP) in the GTP_DUAL Tile Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
FGTPDRPCLK
GTP DCLK (DRP clock) maximum frequency
200
175
150
MHz
Table 32: GTP_DUAL Tile Reference Clock Switching Characteristics
Symbol
Description
Conditions
All Speed Grades
Units
Min
Typ
Max
FGCLK
Reference clock frequency range(1)
CLK
60
350
MHz
TRCLK
Reference clock rise time
20% – 80%
200
400
ps
TFCLK
Reference clock fall time
80% – 20%
200
400
ps
TDCREF
Reference clock duty cycle(2)
CLK
40
50
60
%
TGJTT
Reference clock total jitter, peak-peak(3)
CLK
40
ps
TLOCK
Clock recovery frequency acquisition
time
Initial PLL lock
1
ms
TPHASE
Clock recovery phase acquisition time
Lock to data after PLL has
locked to the reference clock
200
s
Notes:
1.
The clock from the GTP_DUAL differential clock pin pair can be used for all serial bit rates. GREFCLK can be used for serial bit rates up to
1Gb/s.
2.
For reference clock rates above 325 MHz, a duty cycle of 45% to 55% must be maintained.
3.
Measured at the package pin. GTP_DUAL jitter characteristics measured using a clock with specification TGJTT.
X-Ref Target - Figure 5
Figure 5: Reference Clock Timing Parameters
ds202_05_100506
80%
20%
TFCLK
TRCLK
相關(guān)PDF資料
PDF描述
HW-V4-ML423-UNI-G-J EVALUATION PLATFORM VIRTEX-4
GCM22DRPS CONN EDGECARD 44POS DIP .156 SLD
AD9219-65EBZ BOARD EVALUATION FOR AD9219
LLS2D331MELY CAP ALUM 330UF 200V 20% SNAP
AD9233-80EBZ BOARD EVAL FOR AD9233
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
HW-V5-ML523-FXT-UNI-G 功能描述:BOARD EVAL FOR VIRTEX-5 RoHS:是 類(lèi)別:編程器，開(kāi)發(fā)系統(tǒng) >> 通用嵌入式開(kāi)發(fā)板和套件（MCU、DSP、FPGA、CPLD等） 系列:Virtex®-5 FXT 產(chǎn)品培訓(xùn)模塊:Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services 特色產(chǎn)品:Blackfin? BF50x Series Processors 標(biāo)準(zhǔn)包裝:1 系列:Blackfin® 類(lèi)型:DSP 適用于相關(guān)產(chǎn)品:ADSP-BF548 所含物品:板，軟件，4x4 鍵盤(pán)，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤(pán) 配用:ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARDADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE 相關(guān)產(chǎn)品:ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGAADSP-BF544MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF542KBCZ-6A-ND - IC DSP 16BIT 600MHZ 400CSBGAADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGAADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGAADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
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