參數(shù)資料
型號(hào)： HM5225165BLTT-A6
廠商： ELPIDA MEMORY INC
元件分類： DRAM
英文描述： 256M LVTTL interface SDRAM 133 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank /16-Mword 】 4-bit 】 4-bank PC/133, PC/100 SDRAM
中文描述： 16M X 16 SYNCHRONOUS DRAM, 6 ns, PDSO54
封裝： 0.400 INCH, PLASTIC, TSOP2-54
文件頁(yè)數(shù)： 52/63頁(yè)
文件大小： 462K
代理商： HM5225165BLTT-A6
HM5225165B/HM5225805B/HM5225405B-75/A6/B6
Data Sheet E0082H10
52
Relationship Between Frequency and Minimum Latency
HM5225165B/
HM5225805B/
HM5225405B
Parameter
-75
-A6/B6
Frequency (MHz)
133
100
t
CK
(ns)
Active command to column command
(same bank)
Symbol
PC/100
Symbol
7.5
10
Notes
l
RCD
3
2
1
Active command to active command
(same bank)
l
RC
9
7
= [l
RAS
+ l
RP
]
1
Active command to precharge command
(same bank)
l
RAS
6
5
1
Precharge command to active command
(same bank)
l
RP
3
2
1
Write recovery or data-in to precharge
command (same bank)
l
DPL
Tdpl
2
2
1
Active command to active command
(different bank)
l
RRD
2
2
1
Self refresh exit time
l
SREX
l
APW
Tsrx
1
1
2
Last data in to active command
(Auto precharge, same bank)
Tdal
5
4
= [l
DPL
+ l
RP
]
Self refresh exit to command input
l
SEC
9
7
= [l
RC
]
3
Precharge command to high impedance
(
CAS
latency = 2)
(
CAS
latency = 3)
l
HZP
l
HZP
l
APR
Troh
2
2
Troh
3
3
Last data out to active command
(Auto precharge, same bank)
1
1
Last data out to precharge (early precharge)
(
CAS
latency = 2)
(
CAS
latency = 3)
l
EP
l
EP
l
CCD
l
WCD
l
DID
l
DOD
l
CLE
l
RSA
–
1
–
1
–
2
–
2
Column command to column command
Tccd
1
1
Write command to data in latency
Tdwd
0
0
DQM to data in
Tdqm
0
0
DQM to data out
Tdqz
2
2
CKE to CLK disable
Tcke
1
1
Register set to active command
Tmrd
1
1
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