tZX3 Output buffer enable d" />
參數(shù)資料
型號(hào)： EPM3512AFI256-10
廠商： Altera
文件頁(yè)數(shù)： 30/46頁(yè)
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 512 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 512
門數(shù)： 10000
輸入/輸出數(shù)： 208
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
包裝： 托盤
其它名稱： 544-1993
EPM3512AFI256-10-ND
36
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
tZX3
Output buffer enable delay, slow
slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay
C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
2.1
2.9
ns
tH
Register hold time
0.9
1.2
ns
tRD
Register delay
1.2
1.6
ns
tCOMB
Combinatorial delay
0.8
1.2
ns
tIC
Array clock delay
1.6
2.1
ns
tEN
Register enable time
1.0
1.3
ns
tGLOB
Global control delay
1.5
2.0
ns
tPRE
Register preset time
2.3
3.0
ns
tCLR
Register clear time
2.3
3.0
ns
tPIA
PIA delay
2.4
3.2
ns
tLPA
Low–power adder
4.0
5.0
ns
Table 24. EPM3512A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF (2)
7.5
10.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF (2)
7.5
10.0
ns
tSU
Global clock setup time
5.6
7.6
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
3.0
ns
tFH
Global clock hold time of fast
input
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
1.0
4.7
1.0
6.3
ns
tCH
Global clock high time
3.0
4.0
ns
tCL
Global clock low time
3.0
4.0
ns
tASU
Array clock setup time
2.5
3.5
ns
Table 23. EPM3256A Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–7
–10
Min
Max
Min
Max
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PDF描述
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EPM3512AQC208-10N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 512 Macro 172 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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