tCNT Minimum global clock p" />
參數(shù)資料
型號(hào)： EPM3256AQI208-10N
廠商： Altera
文件頁(yè)數(shù)： 29/46頁(yè)
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 256 208-PQFP
標(biāo)準(zhǔn)包裝： 72
系列： MAX® 3000A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門(mén)數(shù)： 5000
輸入/輸出數(shù)： 158
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
包裝： 托盤(pán)
Altera Corporation
35
MAX 3000A Programmable Logic Device Family Data Sheet
tCNT
Minimum global clock
period
7.9
10.5
ns
fCNT
Maximum internal global
clock frequency
126.6
95.2
MHz
tACNT
Minimum array clock
period
7.9
10.5
ns
fACNT
Maximum internal array
clock frequency
126.6
95.2
MHz
Table 23. EPM3256A Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
–7
–10
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.9
1.2
ns
tIO
I/O input pad and buffer delay
0.9
1.2
ns
tSEXP
Shared expander delay
2.8
3.7
ns
tPEXP
Parallel expander delay
0.5
0.6
ns
tLAD
Logic array delay
2.2
2.8
ns
tLAC
Logic control array delay
1.0
1.3
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
1.2
1.6
ns
tOD2
Output buffer and pad delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.7
2.1
ns
tOD3
Output buffer and pad delay,
slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
6.2
6.6
ns
tZX1
Output buffer enable delay, slow
slew rate = off VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay, slow
slew rate = off VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
Table 22. EPM3256A External Timing Parameters
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–7
–10
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
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TAP226K010CRS CAP TANT 22UF 10V 10% RADIAL
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EPM3256ATC14410N 制造商:ALTERA 功能描述:NEW
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