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參數資料
| 型號： | EPM3032ALI44-10 |
| 廠商： | Altera |
| 文件頁數： | 32/46頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 3000A CPLD 32 44-PLCC |
| 標準包裝： | 130 |
| 系列： | MAX® 3000A |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 10.0ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數目： | 2 |
| 宏單元數： | 32 |
| 門數： | 600 |
| 輸入/輸出數： | 34 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應商設備封裝： | 44-PLCC（16.58x16.58） |
| 包裝： | 管件 |
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Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions, as shown in Table 13 on page 23. See
Figure 11 on page 27 for more information on switching waveforms.
(2)
These values are specified for a PIA fan–out of one LAB (16 macrocells). For each additional LAB fan–out in these
devices, add an additional 0.1 ns to the PIA timing value.
(3)
This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
path.
(4)
These parameters are measured with a 16–bit loadable, enabled, up/down counter programmed into each LAB.
(5)
The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
running in low–power mode.
tOD3
Output buffer and pad delay,
slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
6.0
6.5
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay
C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
2.1
3.0
ns
tH
Register hold time
0.6
0.8
ns
tFSU
Register setup time of fast input
1.6
ns
tFH
Register hold time of fast input
1.4
ns
tRD
Register delay
1.3
1.7
ns
tCOMB
Combinatorial delay
0.6
0.8
ns
tIC
Array clock delay
1.8
2.3
ns
tEN
Register enable time
1.0
1.3
ns
tGLOB
Global control delay
1.7
2.2
ns
tPRE
Register preset time
1.0
1.4
ns
tCLR
Register clear time
1.0
1.4
ns
tPIA
PIA delay
3.0
4.0
ns
tLPA
Low-power adder
4.5
5.0
ns
Table 25. EPM3512A Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
Min
Max
Min
Max
相關PDF資料 |
PDF描述 |
|---|---|
| VI-2TZ-CY-F4 | CONVERTER MOD DC/DC 2V 20W |
| M5-512/160-12YI | IC CPLD ISP 512MC 160IO 208PQFP |
| NDL2415SC | CONV DC/DC 2W 24VIN 15VOUT SIP |
| 9250A-222-RC | CHOKE RF MOLDED 2.2UH IRON |
| MIC5255-2.7BD5 TR | IC REG LDO 2.7V .15A TSOT23-5 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EPM3032ATC100-5N | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Higha??performance, lowa??cost CMOS EEPROMa??based programmable |
| EPM3032ATC4410 | 制造商:ALTERA 功能描述:New 制造商:Altera Corporation 功能描述: |
| EPM3032ATC44-10 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 32 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM3032ATC4410N | 制造商:Altera Corporation 功能描述:IC MAX ISP PLD 3.3V 3032 TQFP44 制造商:Altera Corporation 功能描述:IC, MAX ISP PLD, 3.3V, 3032, TQFP44 |
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