參數(shù)資料
型號(hào)： EPC1PC8
廠商： Altera
文件頁(yè)數(shù)： 7/26頁(yè)
文件大?。?/td> 0K
描述： IC CONFIG DEVICE 1MBIT 8-DIP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 100
系列： EPC
可編程類型： OTP
存儲(chǔ)容量： 1Mb
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
工作溫度： 0°C ~ 70°C
封裝/外殼： 8-DIP（0.300"，7.62mm）
供應(yīng)商設(shè)備封裝： 8-PDIP
包裝： 管件
產(chǎn)品目錄頁(yè)面： 604 (CN2011-ZH PDF)
配用： PLMJ1213-ND - PROGRAMMER ADAPTER 20 PIN J-LEAD
其它名稱： 544-1231-5
IEEE Std. 1149.1 (JTAG) Boundary-Scan Testing
Page 15
Configuration Devices for SRAM-Based LUT Devices
January 2012
Altera Corporation
Figure 4 shows the timing requirements for the JTAG signals.
Table 7 lists the timing parameters and values for configuration devices.
Figure 4. EPC2 Device JTAG Waveforms
Table 7. JTAG Timing Parameters and Values
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
—
ns
tJCH
TCK
clock high time
50
—
ns
tJCL
TCK
clock low time
50
—
ns
tJPSU
JTAG port setup time
20
—
ns
tJPH
JTAG port hold time
45
—
ns
tJPCO
JTAG port clock to output
—
25
ns
tJPZX
JTAG port high impedance to valid output
—
25
ns
tJPXZ
JTAG port valid output to high impedance
—
25
ns
tJSSU
Capture register setup time
20
—
ns
tJSH
Capture register hold time
45
—
ns
tJSCO
Update register clock to output
—
25
ns
tJSZX
Update register high impedance to valid output
—
25
ns
tJSXZ
Update register valid output to high impedance
—
25
ns
TDO
TCK
tJPZX
tJPCO
tJPH
tJPXZ
tJCP
tJPSU
tJCL
tJCH
TDI
TMS
Signal
to be
Captured
Signal
to be
Driven
tJSZX
tJSSU
tJSH
tJSCO
tJSXZ
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EPC1VLC20 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Configuration EPROM
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