參數資料
| 型號： | EP4SGX230HF35I4N |
| 廠商： | Altera |
| 文件頁數： | 63/82頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX IV FPGA 230K 1152FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 3 |
| 系列： | Stratix® IV GX |
| LAB/CLB數： | 9120 |
| 邏輯元件/單元數： | 228000 |
| RAM 位總計： | 17544192 |
| 輸入/輸出數： | 564 |
| 電源電壓： | 0.87 V ~ 0.93 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1152-BBGA |
| 供應商設備封裝： | 1152-FBGA（27x27） |
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1–58
Chapter 1: DC and Switching Characteristics for Stratix IV Devices
Switching Characteristics
Stratix IV Device Handbook
March 2014
Altera Corporation
Volume 4: Device Datasheet and Addendum
Table 1–44 lists the DPA lock time specifications for Stratix IV GX and GT devices.
Figure 1–5 shows the LVDS soft-CDR/DPA sinusoidal jitter tolerance specification for
a data rate equal to or higher than 1.25 Gbps. Table 1–45 lists this information in table
form.
Standard
Training Pattern
Number of Data
Transitions in One
Repetition of the
Training Pattern
Number of Repetitions
per 256 Data Transitions
Maximum
SPI-4
00000000001111111111
2
128
640 data transitions
Parallel Rapid
I/O
00001111
2
128
640 data transitions
10010000
4
64
640 data transitions
Miscellaneous
10101010
8
32
640 data transitions
01010101
8
32
640 data transitions
Notes to Table 1–44:
(1) The DPA lock time is for one channel.
(2) One data transition is defined as a 0-to-1 or 1-to-0 transition.
(3) The DPA lock time stated in the table applies to commercial, industrial, and military speed grades.
(4) This is the number of repetitions for the stated training pattern to achieve the 256 data transitions.
Figure 1–5. LVDS Soft-CDR/DPA Sinusoidal Jitter Tolerance Specification for a Data Rate Equal to or Higher Than
1.25 Gbps
LVDS Soft-CDR/DPA Sinusoidal Jitter Tolerance Specification
F1
F2
F3
F4
Jitter Frequency (Hz)
Jitter
Amphlit
u
de
(UI)
0.1
0.35
8.5
25
相關PDF資料 |
PDF描述 |
|---|---|
| 93LC66CT-I/MS | IC EEPROM 4KBIT 3MHZ 8MSOP |
| 93AA66AT-I/MS | IC EEPROM 4KBIT 2MHZ 8MSOP |
| 93LC66C-I/ST | IC EEPROM 4KBIT 3MHZ 8TSSOP |
| 93LC56AXT-E/SN | IC EEPROM 2KBIT 3MHZ 8SOIC |
| 93LC56AT-E/SN | IC EEPROM 2KBIT 3MHZ 8SOIC |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP4SGX230KF40C2 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix IV GX 9120 LABs 744 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP4SGX230KF40C2ES | 制造商:Altera Corporation 功能描述:IC FPGA 744 I/O 1517FBGA 制造商:Altera Corporation 功能描述:IC STRATIX IV GX FPGA 1517FBGA |
| EP4SGX230KF40C2N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix IV GX 9120 LABs 744 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP4SGX230KF40C2NES | 制造商:Altera Corporation 功能描述:IC STRATIX IV FPGA 制造商:Altera Corporation 功能描述:IC STRATIX IV GX FPGA 1517FBGA |
| EP4SGX230KF40C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix IV GX 9120 LABs 744 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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