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參數(shù)資料
| 型號： | EP2SGX60CF780C3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 906/1486頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II GX 60K 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 9 |
| 系列： | Stratix® II GX |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計： | 2544192 |
| 輸入/輸出數(shù)： | 364 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
| 其它名稱： | 544-1755 |
2–122
Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
PLD-Transceiver Interface Clocking
Figure 2–99. Phase Compensation FIFO Implementation in PLD Logic
If more TX channels are used across transceiver blocks, and/or RX
channels are also configured in a similar fashion and have the same data
rate and PLD output clock frequency, you will need to manually connect
the tx_coreclk and rx_coreclk ports.
RX Phase
Comp FIFO
TX Phase
Comp FIFO
CRU
RX
TX
TX CLK
Div Block
Channel 3
RX Phase
Comp FIFO
TX Phase
Comp FIFO
CRU
RX
TX
TX CLK
Div Block
Channel 2
RX Phase
Comp FIFO
TX Phase
Comp FIFO
CRU
RX
TX
TX CLK
Div Block
Channel 1
RX Phase
Comp FIFO
TX Phase
Comp FIFO
CRU
RX
TX
TX CLK
Div Block
Channel 0
PLD RX Phase
Comp FIFO
PLD RX Phase
Comp FIFO
PLD RX Phase
Comp FIFO
PLD RX Phase
Comp FIFO
PLD TX Phase
Comp FIFO
PLD TX Phase
Comp FIFO
PLD TX Phase
Comp FIFO
PLD TX Phase
Comp FIFO
PLD
Clock
To user
logic
tx_clkout[0]
rx_clkout[3]
rx_clkout[2]
rx_clkout[1]
rx_clkout[0]
PLD
XCVR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AGM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
| EP1SGX25DF672C5N | IC STRATIX GX FPGA 25K 672-FBGA |
| 24LC02B-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| 24LC01B-E/SN | IC EEPROM 1KBIT 400KHZ 8SOIC |
| 93LC46AT/ST | IC EEPROM 1KBIT 2MHZ 8TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP2SGX60CF780C3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 3022 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX60CF780C4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 3022 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX60CF780C4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 3022 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX60CF780C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 3022 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX60CF780C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 3022 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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