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參數(shù)資料
| 型號(hào)： | EP2S60F1020I4 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 656/768頁(yè) |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 60K 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 6 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計(jì)： | 2544192 |
| 輸入/輸出數(shù)： | 718 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1903 EP2S60F1020I4-ND |
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Altera Corporation
2–51
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
Figure 2–33. Dual-Regional Clocks
Combined Resources
Within each quadrant, there are 24 distinct dedicated clocking resources
consisting of 16 global clock lines and eight regional clock lines.
Multiplexers are used with these clocks to form busses to drive LAB row
clocks, column IOE clocks, or row IOE clocks. Another multiplexer is
used at the LAB level to select three of the six row clocks to feed the ALM
registers in the LAB (see Figure 2–34).
Figure 2–34. Hierarchical Clock Networks Per Quadrant
Clock Pins or PLL Clock Outputs
Can Drive Dual-Regional Network
CLK[15..12]
CLK[11..8]
CLK[7..4]
CLK[3..0]
PLLs
Clock Pins or PLL Clock
Outputs Can Drive
Dual-Regional Network
CLK[15..12]
CLK[11..8]
CLK[7..4]
CLK[3..0]
Clock [23..0]
Column I/O Cell
IO_CLK[7..0]
Lab Row Clock [5..0]
Row I/O Cell
IO_CLK[7..0]
Global Clock Network [15..0]
Regional Clock Network [7..0]
Clocks Available
to a Quadrant
or Half-Quadrant
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