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Altera Corporation
5–17
January 2008
Stratix II Device Handbook, Volume 2
High-Speed Differential I/O Interfaces with DPA in Stratix II and Stratix II GX Devices
Differential Data Orientation
There is a set relationship between an external clock and the incoming
data. For operation at 1 Gbps and SERDES factor of 10, the external clock
is multiplied by 10, and phase-alignment can be set in the PLL to coincide
with the sampling window of each data bit. The data is sampled on the
falling edge of the multiplied clock. Figure 5–17 shows the data bit
orientation of the 10 mode.
Figure 5–17. Bit Orientation in the Quartus II Software
Differential I/O Bit Position
Data synchronization is necessary for successful data transmission at
high frequencies. Figure 5–18 shows the data bit orientation for a channel
operation. These figures are based on the following:
■
SERDES factor equals clock multiplication factor
■
Edge alignment is selected for phase alignment
■
Implemented in hard SERDES
For other serialization factors use the Quartus II software tools and find
the bit position within the word. The bit positions after deserialization are
listed in Table 5–4.
Figure 5–18 also shows a functional waveform. Timing waveforms may
produce different results. Altera recommends performing a timing
simulation to predict actual device behavior.
n-1
n-0
9
8
7
6
5
4
3
2
1
0
10 LVDS Bits
MSB
LSB
inclock/outclock
data in
high-frequency clock
相關(guān)PDF資料 |
PDF描述 |
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| EP2S180F1508I4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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