參數(shù)資料
型號： EP20K60ETC144
廠商： ALTERA CORP
元件分類： PLD
英文描述： LOADABLE PLD, PQFP144
封裝： TQFP-144
文件頁數(shù)： 84/114頁
文件大小： 4116K
代理商： EP20K60ETC144
IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-57
Timing Characteristics
1.5 V DC Core Voltage
Figure 2-24 Timing Model and Waveforms
PRE
CLR
Out
CLK
Data
EN
tSUE
50%
tSUD
tHD
50%
tCLKQ
0
tHE
tRECPRE
tREMPRE
tRECCLR
tREMCLR
tWCLR
tWPRE
tPRE2Q
tCLR2Q
tCKMPWHtCKMPWL
50%
Table 2-78 Register Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std.
Units
tCLKQ
Clock-to-Q of the Core Register
0.89
ns
tSUD
Data Setup Time for the Core Register
0.81
ns
tHD
Data Hold Time for the Core Register
0.00
ns
tSUE
Enable Setup Time for the Core Register
0.73
ns
tHE
Enable Hold Time for the Core Register
0.00
ns
tCLR2Q
Asynchronous Clear-to-Q of the Core Register
0.60
ns
tPRE2Q
Asynchronous Preset-to-Q of the Core Register
0.62
ns
tREMCLR
Asynchronous Clear Removal Time for the Core Register
0.00
ns
tRECCLR
Asynchronous Clear Recovery Time for the Core Register
0.24
ns
tREMPRE
Asynchronous Preset Removal Time for the Core Register
0.00
ns
tRECPRE
Asynchronous Preset Recovery Time for the Core Register
0.23
ns
tWCLR
Asynchronous Clear Minimum Pulse Width for the Core Register
0.30
ns
tWPRE
Asynchronous Preset Minimum Pulse Width for the Core Register
0.30
ns
tCKMPWH
Clock Minimum Pulse Width HIGH for the Core Register
0.56
ns
tCKMPWL
Clock Minimum Pulse Width LOW for the Core Register
0.56
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相關(guān)PDF資料
PDF描述
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EP2600ETPD-FREQ1 CRYSTAL OSCILLATOR, CLOCK, 1 MHz - 50 MHz, HCMOS OUTPUT
EP2600PD-FREQ2 CRYSTAL OSCILLATOR, CLOCK, 50 MHz - 106.25 MHz, HCMOS OUTPUT
EP2645ETTPD-FREQ1TR CRYSTAL OSCILLATOR, CLOCK, 1 MHz - 50 MHz, HCMOS OUTPUT
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參數(shù)描述
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EP20K60ETC144-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
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