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參數(shù)資料
| 型號： | EP20K60EFC672-2 |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, PBGA672 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, FINE LINE, BGA-672 |
| 文件頁數(shù)： | 36/114頁 |
| 文件大?。?/td> | 4116K |
| 代理商： | EP20K60EFC672-2 |
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IGLOO nano DC and Switching Characteristics
2- 14
Advance v0.2
Guidelines
Toggle Rate Definition
A toggle rate defines the frequency of a net or logic element relative to a clock. It is a percentage.
If the toggle rate of a net is 100%, this means that this net switches at half the clock frequency.
Below are some examples:
The average toggle rate of a shift register is 100% because all flip-flop outputs toggle at
half of the clock frequency.
The average toggle rate of an 8-bit counter is 25%:
–
Bit 0 (LSB) = 100%
–
Bit 1
= 50%
–
Bit 2
= 25%
–…
–
Bit 7 (MSB) = 0.78125%
–
Average toggle rate = (100% + 50% + 25% + 12.5% + . . . + 0.78125%) / 8
Enable Rate Definition
Output enable rate is the average percentage of time during which tristate outputs are enabled.
When nontristate output buffers are used, the enable rate should be 100%.
Table 2-18 Toggle Rate Guidelines Recommended for Power Calculation
Component
Definition
Guideline
α
1
Toggle rate of VersaTile outputs
10%
α
2
I/O buffer toggle rate
10%
Table 2-19 Enable Rate Guidelines Recommended for Power Calculation
Component
Definition
Guideline
β
1
I/O output buffer enable rate
100%
β
2
RAM enable rate for read operations
12.5%
β
3
RAM enable rate for write operations
12.5%
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K60EFC672-3 | LOADABLE PLD, PBGA672 |
| EP20K60EFC672 | LOADABLE PLD, PBGA672 |
| EP20K60EQC208 | LOADABLE PLD, PQFP208 |
| EP20K60EQC240 | LOADABLE PLD, PQFP240 |
| EP20K60ERC208 | LOADABLE PLD, PQFP208 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K60EFI144-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI144-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI144-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI324-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EFI324-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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