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參數(shù)資料
| 型號： | EP20K60EFC144-3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 50/117頁 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 600K 144-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 160 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 2560 |
| 邏輯元件/單元數(shù)： | 2560 |
| RAM 位總計： | 32768 |
| 輸入/輸出數(shù)： | 93 |
| 門數(shù)： | 162000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-BGA |
| 供應商設(shè)備封裝： | 144-FBGA（13x13） |
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38
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Table 10 describes the APEX 20K programmable delays and their logic
options in the Quartus II software.
The Quartus II software compiler can program these delays automatically
to minimize setup time while providing a zero hold time. Figure 25 shows
how fast bidirectional I/Os are implemented in APEX 20K devices.
The register in the APEX 20K IOE can be programmed to power-up high
or low after configuration is complete. If it is programmed to power-up
low, an asynchronous clear can control the register. If it is programmed to
power-up high, the register cannot be asynchronously cleared or preset.
This feature is useful for cases where the APEX 20K device controls an
active-low input or another device; it prevents inadvertent activation of
the input upon power-up.
Table 10. APEX 20K Programmable Delay Chains
Programmable Delays
Quartus II Logic Option
Input pin to core delay
Decrease input delay to internal cells
Input pin to input register delay
Decrease input delay to input register
Core to output register delay
Decrease input delay to output register
Output register tCO delay
Increase delay to output pin
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| EP20K60EFC324-1X | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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