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參數(shù)資料
| 型號(hào)： | EP20K400FI672-2 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 11/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K400FI672-2 |
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108
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to Tables 101 - 106:
(1)
The timing information for these tables is preliminary.
ESB Timing Microparameters, fMAX Routing Delays, Minimum Pulse
Width Timing Parameters, External Timing Parameters, and External
Bidirectional Timing Parameters for EP20K1500E APEX 20KE devices.
Table 106. EP20K1000E External Bidirectional Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR
2.49
2.56
2.55
ns
tINHBIDIR
0.00
ns
tOUTCOBIDIR
2.00
5.18
2.00
5.75
2.00
6.25
ns
tXZBIDIR
7.39
8.28
9.21
ns
tZXBIDIR
7.39
8.28
9.21
ns
tINSUBIDIRPLL
3.27
3.35
ns
tINHBIDIRPLL
0.00
ns
tOUTCOBIDIRPLL
0.50
1.86
0.50
2.03
ns
tXZBIDIRPLL
4.06
4.56
ns
tZXBIDIRPLL
4.06
4.56
ns
Table 107. EP20K1500E fMAX LE Timing Microparameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tSU
0.26
0.27
ns
tH
0.26
0.27
ns
tCO
0.29
0.34
0.36
ns
tLUT
0.81
0.97
1.15
ns
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PDF描述 |
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