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參數(shù)資料
| 型號： | EP20K200FC484-2 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 61/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K200FC484-2 |
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50
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 30. Specifications for the Incoming & Generated Clocks
The tI parameter refers to the nominal input clock period; the tO parameter refers to the
nominal output clock period.
Table 15 summarizes the APEX 20K ClockLock and ClockBoost
parameters for -1 speed-grade devices.
Table 15. APEX 20K ClockLock & ClockBoost Parameters for -1 Speed-Grade
Devices (Part 1 of 2)
Symbol
Parameter
Min
Max
Unit
fOUT
Output frequency
25
180
MHz
fCLK1 (1)
Input clock frequency (ClockBoost
clock multiplication factor equals 1)
25
180
MHz
fCLK2
Input clock frequency (ClockBoost
clock multiplication factor equals 2)
16
90
MHz
fCLK4
Input clock frequency (ClockBoost
clock multiplication factor equals 4)
10
48
MHz
tOUTDUTY
Duty cycle for
ClockLock/ClockBoost-generated
clock
40
60
%
fCLKDEV
Input deviation from user
specification in the Quartus II
software (ClockBoost clock
multiplication factor equals 1) (2)
25,000
PPM
tR
Input rise time
5
ns
tF
Input fall time
5
ns
Input
Clock
ClockLock
Generated
Clock
f CLK1 f CLK2
f CLK4
t INDUTY
t I + t CLKDEV
t R
t F
t O
t I + t INCLKSTB
t O
tO
t JITTER
tO + t JITTER
t OUTDUTY
,,
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K200FC484-2ES | 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: 0°C to 70°C |
| EP20K200FC484-3 | Field Programmable Gate Array (FPGA) |
| EP20K200FC484-3ES | FPGA |
| EP20K200FI484-1 | Field Programmable Gate Array (FPGA) |
| EP20K200FI484-1ES | FPGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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