- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄97917 > EP20K200EQI208-3 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: -55°C to 125°C; Package: 28-PGA PDF資料下載
參數(shù)資料
| 型號： | EP20K200EQI208-3 |
| 英文描述： | 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: -55°C to 125°C; Package: 28-PGA |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 29/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K200EQI208-3 |
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Altera Corporation
21
APEX 20K Programmable Logic Device Family Data Sheet
Figure 9. APEX 20K Interconnect Structure
A row line can be driven directly by LEs, IOEs, or ESBs in that row.
Further, a column line can drive a row line, allowing an LE, IOE, or ESB to
drive elements in a different row via the column and row interconnect.
The row interconnect drives the MegaLAB interconnect to drive LEs,
IOEs, or ESBs in a particular MegaLAB structure.
A column line can be directly driven by LEs, IOEs, or ESBs in that column.
A column line on a device’s left or right edge can also be driven by row
IOEs. The column line is used to route signals from one row to another. A
column line can drive a row line; it can also drive the MegaLAB
interconnect directly, allowing faster connections between rows.
Figure 10 shows how the FastTrack Interconnect uses the local
interconnect to drive LEs within MegaLAB structures.
MegaLAB
I/O
MegaLAB
I/O
MegaLAB
I/O
Column
Interconnect
Column
Interconnect
Row
Interconnect
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K200EQI208-3ES | 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: -55°C to 125°C; Package: 28-PGA |
| EP20K200EQI240-1ES | FPGA |
| EP20K200EQI240-2ES | FPGA |
| EP20K200EQI240-3ES | 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: -40°C to 85°C; Package: 28-PDIP |
| EP20K200ERC208-1ES | FPGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200EQI208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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| EP20K200EQI240-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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