參數資料
型號： EP20K160EQC208-3ES
英文描述： FPGA
中文描述： FPGA的
文件頁數： 48/114頁
文件大小： 1623K
代理商： EP20K160EQC208-3ES
Altera Corporation
39
APEX 20K Programmable Logic Device Family Data Sheet
Figure 25. APEX 20K Bidirectional I/O Registers
Note:
(1)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN
D
Q
ENA
VCC
2 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..2]
2
12
VCC
Chip-Wide
Reset
Input Pin to
Core Delay
Slew-Rate
Control
VCCIO
Optional
PCI Clamp
Output Register
t
Delay
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
DQ
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
DQ
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column,
or Local Interconnect
CO
Open-Drain
Output
相關PDF資料
PDF描述
EP20K160EQC240-1ES FPGA
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EP20K160EQI208-1ES 5V, Byte Alterable E2PROM; Temperature Range: -40°C to 85°C; Package: 32-FlatPack T&R
EP20K160ERI208-3ES 5V, Byte Alterable EEPROM; Temperature Range: -55°C to 125°C; Package: 32-PLCC
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參數描述
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