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參數(shù)資料
| 型號(hào)： | EP1S40F1508C7N |
| 廠商： | Altera |
| 文件頁數(shù)： | 591/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 40K LE 1508-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 7 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 4125 |
| 邏輯元件/單元數(shù)： | 41250 |
| RAM 位總計(jì)： | 3423744 |
| 輸入/輸出數(shù)： | 822 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1508-FBGA（30x30） |
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7–52
Altera Corporation
Stratix Device Handbook, Volume 2
September 2004
Discrete Cosine Transform (DCT)
Convolution Implementation Results
Table 7–17 shows the results of the 3
× 3 2-D FIR filter implementation in
The design requires the input to be an 8
× 8 image, with 8-bit input data
and 9-bit filter coefficient width. The output is an image of the same size.
Convolution Design Example
Download the 3
× 3 2-D Convolutional Filter (two_d_fir.zip) design
example from the Design Examples section of the Altera web site at
www.altera.com.
Discrete Cosine
Transform (DCT)
The discrete cosine transform (DCT) is widely used in video and audio
compression, for example in JPEG, MPEG video, and MPEG audio. It is a
form of transform coding, which is the preferred method for compression
techniques. Images tend to compact their energy in the frequency domain
making compression in the frequency domain much more effective. This
is an important element in compressing data, where the goal is to have a
high data compression rate without significant degradation in the image
quality.
DCT Background
Similar to the discrete fourier transform (DFT), the DCT is a function that
maps the input signal or image from the spatial to the frequency domain.
It transforms the input into a linear combination of weighted basis
functions. These basis functions are the frequency components of the
input data.
Table 7–17. 3
× 3 2-D Convolution Filter Implementation Results
Part
EP1S10F780
Utilization
Lcell: 372/10570 (3%)
DSP block 9-bit elements: 9/48 (18%)
Memory bits: 768/920448 (<1%)
Performance
226 MHz
Latency
15 clock cycles
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