參數(shù)資料
型號： EP1S40F1020C5
廠商： Altera
文件頁數(shù)： 496/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 40K LE 1020-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 8
系列： Stratix®
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計： 3423744
輸入/輸出數(shù)： 773
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
其它名稱： 544-2089
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Altera Corporation
5–73
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
For the transmitter, the read counter is the fast counter and the write
counter is the slow counter. For the receiver, the write counter is the fast
counter and the read counter is the slow counter. Tables 5–18 and 5–19
provide the address counter configurations for the transmitter and the
receiver, respectively.
In different M512 memory configurations, the counter width is smaller
than the address width, so you must ground some of the most significant
address bits. Table 5–20 summarizes the address width, the counter
width, and the number of bits to be grounded.
Table 5–18. Address Counters for SERDES Bypass LVDS Receiver
M512 Mode
Deserialization
Factor
Write Up-Counter
(Fast Counter)
Read Up-Counter
(Slow Counter)
Invalid Initial Cycles
Width
Starts at
Width
Starts at
Write
Read
×2×4
4
4032
12
6
×2×8
8
5032
24
6
×4×16
8
5032
24
6
×2×16
16
6032
48
6
Table 5–19. Address Counters for SERDES Bypass LVDS Transmitter
M512 Mode
Deserialization
Factor
Write Up-Counter
(Fast Counter)
Read Up-Counter
(Slow Counter)
Invalid Initial Cycles
Width
Starts at
Width
Starts at
Write
Read
×2×4
4
403224
×2×8
8
503228
×4×16
8
503228
×2×16
16
60322
16
Table 5–20. Address & Counter Width
M512 Mode
Write Counter
Width
Read Counter
Width
Write Address
Width
Read Address
Width
Number of Grounded Bits
Write Address Read Address
×2×4
438744
×2×8
538633
×4×16
637512
×2×16
538532
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PDF描述
AYM36DTAD-S189 CONN EDGECARD 72POS R/A .156 SLD
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EP1S40F1020C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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