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參數(shù)資料
| 型號(hào)： | EP1S30F780C8N |
| 廠商： | Altera |
| 文件頁數(shù)： | 197/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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4–96
Altera Corporation
Stratix Device Handbook, Volume 1
January 2006
PLL Specifications
tSCANCLK
scanclk
frequency (5)
22
MHz
tDLOCK
Time required to lock dynamically
(after switchover or reconfiguring any
non-post-scale counters/delays) (7)
100
μs
tLOCK
Time required to lock from end of
device configuration (11)
10
400
μs
fVCO
PLL internal VCO operating range
300
800 (8)
MHz
tLSKEW
Clock skew between two external
clock outputs driven by the same
counter
±50
ps
tSKEW
Clock skew between two external
clock outputs driven by the different
counters with the same settings
±75
ps
fSS
Spread spectrum modulation
frequency
30
150
kHz
% spread
Percentage spread for spread
spectrum frequency (10)
0.4
0.5
0.6
%
tARESET
Minimum pulse width on areset
signal
10
ns
Table 4–129. Enhanced PLL Specifications for -7 Speed Grade (Part 1 of 2)
Symbol
Parameter
Min
Typ
Max
Unit
fIN
Input clock frequency
3
565
MHz
fINPFD
Input frequency to PFD
3
420
MHz
fINDUTY
Input clock duty cycle
40
60
%
fEINDUTY
External feedback clock input duty
cycle
40
60
%
tINJITTER
Input clock period jitter
±200 (3)
ps
tEINJITTER
External feedback clock period jitter
±200 (3)
ps
tFCOMP
External feedback clock
compensation time (4)
6ns
fOUT
Output frequency for internal global
or regional clock
0.3
420
MHz
fOUT_EXT
Output frequency for external clock
0.3
434
MHz
Table 4–128. Enhanced PLL Specifications for -6 Speed Grades
(Part 2 of 2)
Symbol
Parameter
Min
Typ
Max
Unit
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