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參數(shù)資料
| 型號： | EP1S30F780C6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 364/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Section III–2
Altera Corporation
I/O Standards
Stratix Device Handbook, Volume 2
September 2004,
v3.1
● Table 4–1 on page 4–1: renamed table, updated table, and
added Note 1.
● Deleted Figure named “1.5-V Differential HSTL Class II
Termination.”
● Updated text describing “SSTL-18 Class I & II - EIA/JEDEC
● Updated HyperTransport data rates on page 4–17.
● Changed HyperTransport device speed from 800 MHz to
400 MHz on page 4–17.
● Added four rows to Table 4–2 on page 4–18: 1.5-
V HSTL Class I, 1.8-V HSTL Class I, 1.5-V HSTL Class II,
and 1.8-V HSTL Class II.
● Changed title of Table 4–3 on page 4–21.
● Updated Table 4–4 on page 4–22.
● Updated Figure 4–20 on page 4–29.
● Added description of which clock pins support differential
on-chip termination on page 4–30.
● Updated description of flip-chip packages on page 4–31.
● Changed title of Figure 4–21 on page 4–31.
● Updated milliamps for non-thermally enhanced cavity up
and non-thermally enhanced FineLine BGA packages on
● Updated equation for FineLine BGA package on
● Updated milliamps in non-thermally enhanced cavity up and
non-thermally enhanced FineLine BGA packages
April 2004, v3.0
● Updated notes to Figure 4–18.
● New information added to the “Hot Socketing” section.
● New information added to the “Differential Pad Placement
Guidelines” section.
November 2003,
v2.2
● Removed support for series and parallel on-chip
termination.
● Updated Figure 4–22.
October 2003,
v2.1
● Added the Output Enable Group Logic Option in Quartus II
and Toggle Rate Logic Option in Quartus II sections.
● Updated notes to Table 4–10.
July 2003, v2.0
● Renamed impedance matching to series termination
throughout Chapter.
● Removed wide range specs for LVTTL and LVCMOS
standards pages 4-3 to 4-5.
● Relaxed restriction of input pins next to differential pins for
flipchip packages (pages 4-20, 4-35, and 4-36).
● Added Drive Strength section on page 4-26.
● Removed text “for 10 ns or less” from AC Hot socketing
specification on page 4-27.
● Added Series Termination column to Table 4-9.
Chapter
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