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參數(shù)資料
| 型號： | EP1S25F672C6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 164/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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4–66
Altera Corporation
Stratix Device Handbook, Volume 1
January 2006
Timing Model
External I/O Delay Parameters
External I/O delay timing parameters for I/O standard input and output
adders and programmable input and output delays are specified by
speed grade independent of device density. All of the timing parameters
in this section apply to both flip-chip and wire-bond packages.
Tables 4–103 and 4–104 show the input adder delays associated with
column and row I/O pins. If an I/O standard is selected other than 3.3-V
LVTTL or LVCMOS, add the selected delay to the external tINSU and
Table 4–103. Stratix I/O Standard Column Pin Input Delay Adders
Parameter
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
LVCMOS
0
ps
3.3-V LVTTL
0
ps
2.5-V LVTTL
19
22
26
ps
1.8-V LVTTL
221
232
266
313
ps
1.5-V LVTTL
352
369
425
500
ps
GTL
–45
–48
–55
–64
ps
GTL+
–75
–79
–91
–107
ps
3.3-V PCI
0
ps
3.3-V PCI-X 1.0
0
ps
Compact PCI
0
ps
AGP 1
×
0
ps
AGP 2
×
0
ps
CTT
120
126
144
170
ps
SSTL-3 Class I
–162
–171
–196
–231
ps
SSTL-3 Class II
–162
–171
–196
–231
ps
SSTL-2 Class I
–202
–213
–244
–287
ps
SSTL-2 Class II
–202
–213
–244
–287
ps
SSTL-18 Class I
78
81
94
110
ps
SSTL-18 Class II
78
81
94
110
ps
1.5-V HSTL Class I
–76
–80
–92
–108
ps
1.5-V HSTL Class II
–76
–80
–92
–108
ps
1.8-V HSTL Class I
–52
–55
–63
–74
ps
1.8-V HSTL Class II
–52
–55
–63
–74
ps
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