參數(shù)資料
型號： EP1S20F672I7
廠商： Altera
文件頁數(shù)： 130/864頁
文件大小： 0K
描述： IC STRATIX FPGA 20K LE 672-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計： 1669248
輸入/輸出數(shù)： 426
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 672-BBGA
供應商設備封裝： 672-BGA（27x27）
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Altera Corporation
4–35
January 2006
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
Table 4–54 shows the external I/O timing parameters when using global
clock networks.
tXZPLL
Synchronous IOE output enable register to output pin disable delay
using regional clock fed by Enhanced PLL with default phase setting
tZXPLL
Synchronous IOE output enable register to output pin enable delay
using regional clock fed by Enhanced PLL with default phase setting
Notes to Table 4–53:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column and row IOE pins. You should use the
Quartus II software to verify the external timing for any pin.
Table 4–54. Stratix Global Clock External I/O Timing Parameters Notes (1),
Symbol
Parameter
tINSU
Setup time for input or bidirectional pin using IOE input register with
global clock fed by CLK pin
tINH
Hold time for input or bidirectional pin using IOE input register with
global clock fed by CLK pin
tOUTCO
Clock-to-output delay output or bidirectional pin using IOE output
register with global clock fed by CLK pin
tINSUPLL
Setup time for input or bidirectional pin using IOE input register with
global clock fed by Enhanced PLL with default phase setting
tINHPLL
Hold time for input or bidirectional pin using IOE input register with
global clock fed by Enhanced PLL with default phase setting
tOUTCOPLL
Clock-to-output delay output or bidirectional pin using IOE output
register with global clock Enhanced PLL with default phase setting
tXZPLL
Synchronous IOE output enable register to output pin disable delay
using global clock fed by Enhanced PLL with default phase setting
tZXPLL
Synchronous IOE output enable register to output pin enable delay
using global clock fed by Enhanced PLL with default phase setting
Notes to Table 4–54:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column and row IOE pins. You should use the
Quartus II software to verify the external timing for any pin.
Table 4–53. Stratix Regional Clock External I/O Timing Parameters (Part 2
of 2) Notes (1), (2)
Symbol
Parameter
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PDF描述
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EP1S20F780C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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EP1S20F780C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 586 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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