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參數(shù)資料
| 型號： | EP1S10F780I6 |
| 廠商： | Altera |
| 文件頁數(shù)： | 439/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 10K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 1057 |
| 邏輯元件/單元數(shù)： | 10570 |
| RAM 位總計： | 920448 |
| 輸入/輸出數(shù)： | 426 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
| 其它名稱： | 544-2085 |
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5–22
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Differential I/O Interface & Fast PLLs
Counter Circuitry
The multiplied clocks bypass the counter taps k and v to directly feed the
SERDES serial registers. These two taps also feed to the quadrant local
clock network and the dedicated RXLOADENA or TXLOADENA pins, as
shown in Figure 5–15. Both k and v are utilized simultaneously during the
data-realignment procedure. When the design does not use the data
realignment, both TXLOADEN and RXLOADEN pins use a single counter.
Figure 5–15. Fast PLL Connection to Logic Array
The Stratix device fast PLL has another GCLK connection for general-
purpose applications. The third tap l feeds the quadrant local clock as
well as the global clock network. You can use the l counter's multiplexer
for applications requiring the device to connect the incoming clock
directly to the local or global clocks. You can program the multiplexer to
connect the RXCLKIN signal directly to the local or global clock lines.
Figure 5–15 shows the connection between the incoming clock, the l tap,
and the local or global clock lines.
The differential clock selection is made per differential bank. Since the
length of the clock tree limits the performance, each fast PLL should drive
only one differential bank.
÷
l
8
÷
v
÷
k
VCO Phase Selection
Selectable at each PLL
Output Port
Regional clock
×1 CLK2 to logic array
or local clocks
×1 CLK1 to logic array
or local clocks
CLK1 SERDES
Circuitry
CLK2 SERDES
Circuitry
TXLOADEN
RXLOADEN
clkin
PLL Output
Clock
Distribution
Circuitry
Counter Circuitry
Post-Scale
Counters
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMM24DTMN | CONN EDGECARD 48POS R/A .156 SLD |
| EP1S10F780C5 | IC STRATIX FPGA 10K LE 780-FBGA |
| AMM24DTMH | CONN EDGECARD 48POS R/A .156 SLD |
| EP1S20F484C6N | IC STRATIX FPGA 20K LE 484-FBGA |
| IDT7028L15PF | IC SRAM 1MBIT 15NS 100TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S10F780I6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:This datasheet describes enhanced configuration (EPC) devices |
| EP1S20B672C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20B672C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20B672C7 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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