VDD = 2.7 to 3.3 V, TA
參數(shù)資料
型號： DSPIC33FJ16GS404-50I/PT
廠商： Microchip Technology
文件頁數(shù)： 76/182頁
文件大?。?/td> 0K
描述： IC MCU/DSP 16KB FLASH 44-TQFP
標(biāo)準(zhǔn)包裝： 160
系列： dsPIC™ 33F
核心處理器： dsPIC
芯體尺寸： 16-位
速度： 50 MIPs
連通性： I²C，IrDA，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲(chǔ)器容量： 16KB（16K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 托盤
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁當(dāng)前第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁
167
4173E–USB–09/07
AT89C5132
VDD = 2.7 to 3.3 V, TA = -40 to +85°C
Notes:
1. At 100 kbit/s. At other bit-rates this value is inversely proportional to the bit-rate of 100 kbit/s.
2. Determined by the external bus-line capacitance and the external bus-line pull-up resistor, this
must be < 1 s.
3. Spikes on the SDA and SCL lines with a duration of less than 3TCLCL will be filtered out. Maxi-
mum capacitance on bus-lines SDA and
SCL= 400 pF.
4. TCLCL= TOSC= one oscillator clock period.
23.3.4.2
Waveforms
Figure 23-16. Two Wire Waveforms
Symbol
Parameter
INPUT
Min
Max
OUTPUT
Min
Max
THD; STA
Start condition hold time
14TCLCL(4)
4.0 s(1)
TLOW
SCL low time
16TCLCL(4)
4.7 s(1)
THIGH
SCL high time
14TCLCL(4)
4.0 s(1)
TRC
SCL rise time
1 s
-(2)
TFC
SCL fall time
0.3 s
0.3 s(3)
TSU; DAT1
Data set-up time
250 ns
20TCLCL(4)- TRD
TSU; DAT2
SDA set-up time (before repeated START condition)
250 ns
1 s(1)
TSU; DAT3
SDA set-up time (before STOP condition)
250 ns
8TCLCL(4)
THD; DAT
Data hold time
0 ns
8TCLCL(4) - TFC
TSU; STA
Repeated START set-up time
14TCLCL(4)
4.7 s(1)
TSU; STO
STOP condition set-up time
14TCLCL(4)
4.0 s(1)
TBUF
Bus free time
14TCLCL(4)
4.7 s(1)
TRD
SDA rise time
1 s
-(2)
TFD
SDA fall time
0.3 s
0.3 s(3)
Tsu;DAT1
Tsu;STA
Tsu;DAT2
Thd;STA
T
high
Tlow
SDA
(INPUT/OUTPUT)
0.3 VDD
0.7 V
DD
T
buf
T
su;STO
0.7 V
DD
0.3 V
DD
Trd
T
fd
T
rc
T
fc
SCL
(INPUT/OUTPUT)
T
hd;DAT
Tsu;DAT3
START or Repeated START condition
START condition
STOP condition
Repeated START condition
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PDF描述
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