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參數(shù)資料
| 型號： | DS72612RP80FPV |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 12/226頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SUPERH MPU ROMLESS 176LQFP |
| 產品培訓模塊： | CAN Basics Part-1 CAN Basics Part-2 Electromagnetic Noise Reduction Techniques Part 1 |
| 標準包裝： | 1 |
| 系列： | SuperH® SH7200 |
| 核心處理器： | SH-2A |
| 芯體尺寸： | 32-位 |
| 速度： | 80MHz |
| 連通性： | EBI/EMI，F(xiàn)IFO，I²C，IEBus，SCI，串行聲控 |
| 外圍設備： | DMA，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 104 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉換器： | A/D 8x10b; D/A 2x8b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 176-LQFP |
| 包裝： | 托盤 |
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R01UH0025EJ0300 Rev. 3.00
Page xiii of xxxii
Sep 24, 2010
7.3.4
Break Data Mask Register (BDMR) ................................................................. 171
7.3.5
Break Bus Cycle Register (BBR)...................................................................... 172
7.3.6
Break Control Register (BRCR) ....................................................................... 174
7.4
Operation .......................................................................................................................... 177
7.4.1
Flow of the User Break Operation .................................................................... 177
7.4.2
Break on Instruction Fetch Cycle...................................................................... 178
7.4.3
Break on Data Access Cycle ............................................................................. 179
7.4.4
Value of Saved Program Counter ..................................................................... 180
7.4.5
Usage Examples................................................................................................ 181
7.5
Usage Notes ...................................................................................................................... 184
Section 8 Cache..................................................................................................185
8.1
Features............................................................................................................................. 185
8.1.1
Cache Structure................................................................................................. 185
8.2
Register Descriptions ........................................................................................................ 188
8.2.1
Cache Control Register 1 (CCR1) .................................................................... 188
8.2.2
Cache Control Register 2 (CCR2) .................................................................... 190
8.3
Operation .......................................................................................................................... 193
8.3.1
Searching Cache................................................................................................ 193
8.3.2
Read Access ...................................................................................................... 195
8.3.3
Prefetch Operation (Only for Operand Cache) ................................................. 195
8.3.4
Write Operation (Only for Operand Cache)...................................................... 195
8.3.5
Write-Back Buffer (Only for Operand Cache).................................................. 196
8.3.6
Coherency of Cache and External Memory ...................................................... 198
8.4
Memory-Mapped Cache ................................................................................................... 198
8.4.1
Address Array ................................................................................................... 198
8.4.2
Data Array......................................................................................................... 199
8.4.3
Usage Examples................................................................................................ 201
8.4.4
Notes ................................................................................................................. 202
Section 9 Bus State Controller (BSC)................................................................203
9.1
Features............................................................................................................................. 203
9.2
Input/Output Pins .............................................................................................................. 205
9.3
Area Overview.................................................................................................................. 207
9.3.1
Address Map ..................................................................................................... 207
9.3.2
Data Bus Width and Pin Function Setting for Individual Areas ....................... 208
9.4
Register Descriptions ........................................................................................................ 209
9.4.1
CSn Control Register (CSnCNT) (n = 0 to 6)................................................... 211
9.4.2
CSn Recovery Cycle Setting Register (CSnREC) (n = 0 to 6) ......................... 213
9.4.3
SDRAMCm Control Register (SDCmCNT) (m = 0, 1).................................... 215
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