Rev: 063008 237 of 375 Bits 3-4: Decapsulator" />
參數資料
型號： DS33X161+
廠商： Maxim Integrated Products
文件頁數： 154/375頁
文件大?。?/td> 0K
描述： IC MAPPING ETHERNET 256CSBGA
產品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 90
應用： 數據傳輸
接口： 并行/串行
電源電壓： 1.8V，2.5V，3.3V
封裝/外殼： 256-LBGA，CSBGA
供應商設備封裝： 256-CSBGA（17x17）
包裝： 托盤
安裝類型： 表面貼裝
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________________________________________________ DS33X162/X161/X82/X81/X42/X41/X11/W41/W11
Rev: 063008
237 of 375
Bits 3-4: Decapsulator Add Enable (DAE[1:0]) Controls the insertion of additional bytes by the decapsulator.
00 = Normal operation.
01 = The 18 byte value from the PP.DA1DR through PP.DA9DR registers will be inserted after the
cHEC bytes in GFP mode, or after the HDLC header/flag when in HDLC mode.
10 = The 14 byte value from the PP.DA1DR through PP.DA7DR registers will be inserted after the
cHEC bytes in GFP mode, or after the HDLC header/flag when in HDLC mode.
11 = Reserved.
Bit 2: Decapsulator GFP Synchronization Control (DGSC) When set, “triple synchronization” is selected. Three
consecutive PLIs and respective cHEC must be correct to enter the Synchronization State. If equal to zero, two
consecutive correct PLIs and cHECs are required. Only applicable to GFP Mode.
Bit 1: Decapsulator HDLC Rate Adaptation (DHRAE)
0= Disabled. Default for non-X.86 (LAPS) modes.
1= Enabled. “7D DD” sequence removed from data stream. For use in X.86 (LAPS) mode.
Bit 0: Decapsulator HDLC CRC Bit Order (DHCBO) Controls the endian order of the HDLC CRC calculation.
This bit function is not available in device revision A1 (GL.IDR.REVn=000).
0 = HDLC CRC will be calculated MSB-first. Default operation.
1 = HDLC CRC will be calculated LSB-first.
Register Name:
PP.DA1DR
Register Description:
Decapsulator Add 1 Data Register
Register Address:
302h (+ 040h x (n-1), WAN Group Decapsulator n=1 to 4)
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
303h
D1D15D
D1D14D
D1D13D
D1D12D
D1D11D
D1D10D
D1D9D
D1D8D
Default
0
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
302h
D1D7D
D1D6D
D1D5D
D1D4D
D1D3D
D1D2D
D1D1D
D1D0D
Default
0
Bits 0-15: Decapsulator 1 Data High (D1D [15:0]) These 2 bytes provide the data if the addition is enabled with
PP.DMCR.DAE[1:0].
Register Name:
PP.DA2DR
Register Description:
Decapsulator Add 2 Data Register
Register Address:
304h (+ 040h x (n-1), WAN Group Decapsulator n=1 to 4)
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
305h:
D2D15D
D2D14D
D2D13D
D2D12D
D2D11D
D2D10D
D2D9D
D2D8D
Default
0
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
304h:
D2D7D
D2D6D
D2D5D
D2D4D
D2D3D
D2D2D
D2D1D
D2D0D
Default
0
Bits 0-15: Decapsulator 2 Data (D2D [15:0]) These 2 bytes provide the data if the addition is enabled with
PP.DMCR.DAE[1:0].
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