參數(shù)資料
型號： DS26522G+
廠商： Maxim Integrated Products
文件頁數(shù)： 101/258頁
文件大?。?/td> 0K
描述： IC TXRX T1/E1/J1 DUAL 144CSBGA
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 160
類型： 收發(fā)器
驅(qū)動器/接收器數(shù)： 2/2
規(guī)程： RS232
電源電壓： 3.14 V ~ 3.47 V
安裝類型： 表面貼裝
封裝/外殼： 144-BGA，CSPBGA
供應商設(shè)備封裝： 144-TECSBGA（13x13）
包裝： 托盤
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DS26522 Dual T1/E1/J1 Transceiver
19 of 258
7.
PIN DESCRIPTIONS
7.1
Pin Functional Description
Table 7-1. Detailed Pin Descriptions
NAME
PIN
TYPE
FUNCTION
ANALOG TRANSMIT
TTIP1
A5, B5
TTIP2
A12, B12
Analog
Output,
High
Impedance
Transmit Bipolar Tip for Transceiver 1 and 2.
These pins are differential line
driver tip outputs. These pins can be high impedance if:
If TXENABLE is low, the TTIP/TRING will be high impedance. Note that if
TXENABLE is low, the register settings for control of the TTIP/TRING are ignored
and output is high impedance.
The differential outputs of TTIPn and TRINGn can provide internal matched
impedance for E1 75
, E1 120, T1 100, or J1 110. The user has the option
of turning off internal termination.
Note:
The two pins shown for each transmit bipolar tip (e.g., pins A5 and B5 for
TTIP1) should be tied together.
TRING1
A4, B4
TRING2
A11, B11
Analog
Output,
High
Impedance
Transmit Bipolar Ring for Transceiver 1 and 2.
These pins are differential line
driver ring outputs. These pins can be high impedance if:
If TXENABLE is low, the TTIP/TRING will be high impedance. Note that if
TXENABLE is low, the register settings for control of the TTIP/TRING are ignored
and output is high impedance.
The differential outputs of TTIPn and TRINGn can provide internal matched
impedance for E1 75
, E1 120, T1 100, or J1 110. The user has the option
of turning off internal termination.
Note:
The two pins shown for each transmit bipolar ring (e.g., pins A4 and B4 for
TRING1) should be tied together.
TXENABLE1
E6
TXENABLE2
E7
I
Transmit Enable.
If these pins are pulled low, all transmitter outputs (TTIP and
TRING) are high impedance. The register settings for tri-state control of
TTIP/TRING are ignored if TXENABLE is low. If TXENABLE is high, the particular
driver can be tri-stated by the register settings.
ANALOG RECEIVE
RTIP1
A2, B2
RTIP2
A9, B9
Analog
Input
Receive Bipolar Tip for Transceiver 1 and 2.
The differential inputs of RTIPn
and RRINGn can provide internal matched impedance for E1 75
, E1 120, T1
100
, or J1 110. The user has the option of turning off internal termination via
the LIU Receive Impedance and Sensitivity Monitor register (LRISMR).
RRING1
A1, B1
RRING2
A8, B8
Analog
Input
Receive Bipolar Ring for Transceiver 1 and 2.
The differential inputs of RTIPn
and RRINGn can provide internal matched impedance for E1 75
, E1 120, T1
100
, or J1 110. The user has the option of turning off internal termination via
the LIU Receive Impedance and Sensitivity Monitor register (LRISMR).
TRANSMIT FRAMER
TSER1
F8
TSER2
E12
I
Transmit NRZ Serial Data.
These pins are sampled on the falling edge of TCLK
when the transmit-side elastic store is disabled. These pins are sampled on the
falling edge of TSYSCLK when the transmit-side elastic store is enabled.
In IBO mode, data for multiple framers can be used in high-speed multiplexed
scheme. This is described in Section 8.8.2. The table there presents the
combination of framer data for each of the streams.
TSYSCLK is used as a reference when IBO is invoked.
TCLK1
G8
TCLK2
G11
I
Transmit Clock.
A 1.544 MHz or a 2.048MHz primary clock. Used to clock data
through the transmit side of the transceiver. TSER data is sampled on the falling
edge of TCLK. TCLK is used to sample TSER when the elastic store is not enabled
or IBO is not used.
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