參數(shù)資料
型號(hào)： DS26303L-75+A3
廠(chǎng)商： Maxim Integrated Products
文件頁(yè)數(shù)： 52/101頁(yè)
文件大?。?/td> 0K
描述： IC LIU E1/T1/J1 3.3V 144-ELQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 1
類(lèi)型： 線(xiàn)路接口裝置（LIU）
驅(qū)動(dòng)器/接收器數(shù)： 8/8
規(guī)程： T1/E1/J1
電源電壓： 3.135 V ~ 3.465 V
安裝類(lèi)型： 表面貼裝
封裝/外殼： 144-LQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 144-LQFP 裸露焊盤(pán)
包裝： 托盤(pán)
其它名稱(chēng)： 90-26303+7A3
DS26303: 3.3V, T1/E1/J1, Short-Haul, Octal Line Interface Unit
54 of 101
6 FUNCTIONAL DESCRIPTION
6.1
Power-Up and Reset
Internal power-on-reset circuitry generates a reset during power-up. All registers are reset to the default values.
Writing to the software-reset register generates at least a 1
μs reset cycle, which has the same effect as the power-
up reset.
6.2
Master Clock
The receiver uses the MCLK as a reference for clock recovery, jitter attenuation, and generating RCLKn during
LOS. The DS26303 requires 2.048MHz ±50ppm or 1.544MHz ±50ppm or a multiple thereof. The AIS transmission
uses MCLK for transmit all-ones condition. See register MC to set desired incoming frequency. If the PLLE bit is
not set, MCLK is whatever the incoming frequency is.
MCLK or RCLK can be used to output CLKA. Register CCR is used to select the clock generated for CLKA and the
TECLK. Any RCLKn can be selected as an input to the clock generator using this same register. For a detailed
description of selections available, see Figure 6-1.
Figure 6-1. Prescaler PLL and Clock Generator
Pre
Scaler
PLL
CLK
GEN
E1CLK
T1CLK
FREQS
MPS1..0
PLLE
PCLKS2..0
PCLKI1..0
RLCK1..8
PLLE
CLKA3..0
CLKAI
CLKA
RLOS16
CLKAE
TECLK
RLOS1
TECLKE
TECLKI
TECLKS
MCLK
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PDF描述
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參數(shù)描述
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