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參數(shù)資料
型號： DS2154LNA2+
廠商： Maxim Integrated Products
文件頁數(shù)： 26/124頁
文件大?。?/td> 0K
描述： IC TXRX E1 5V 100-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 90
類型： 收發(fā)器
驅(qū)動器/接收器數(shù)： 1/1
規(guī)程： E1
電源電壓： 4.75 V ~ 5.25 V
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 托盤
DS21354/DS21554 3.3V/5V E1 Single-Chip Transceivers
121 of 124
20.4.
Transmit AC Characteristics
AC CHARACTERISTICS—TRANSMIT SIDE
(VDD = 3.3V
±5%, TA = 0°C to +70°C; for DS21354L; VDD = 5.0V ±5%, TA = 0°C to +70°C for DS21554L;
VDD = 3.3V
±5%, TA = -40°C to +85°C for DS21354LN; VDD = 5.0V ±5%, TA = -40°C to +85°C for DS21554LN.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
TCLK Period
tCP
488
ns
tCH
75
ns
TCLK Pulse Width
tCL
75
ns
TCLKI Period
tLP
488
ns
tLH
75
ns
TCLKI Pulse Width
tLL
75
ns
tSP
100
648
ns
1
tSP
100
448
ns
2
tSP
100
244
ns
3
TSYSCLK Period
tSP
100
122
ns
4
tSH
50
ns
TSYSCLK Pulse Width
tSL
50
ns
TSYNC or TSSYNC Setup to TCLK
or TSYSCLK Falling
tSU
20
tCH –5
or
tSH –5
ns
TSYNC or TSSYNC Pulse Width
tPW
50
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Setup to TCLK,
TSYSCLK, TCLKI Falling
tSU
20
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Hold from TCLK,
TSYSCLK, TCLKI Falling
tHD
20
ns
TCLK, TCLKI, or TSYSCLK Rise
and Fall Times
tR, tF
25
ns
Delay TCLKO to TPOSO, TNEGO
Valid
tDD
50
ns
Delay TCLK to TESO Valid
tD1
50
ns
Delay TCLK to TCHBLK, TCHCLK,
TSYNC, TLCLK
tD2
50
ns
Delay TSYSCLK to TCHCLK,
TCHBLK, CO
tD3
75
ns
CI Setup to TSYSCLK Rising
tSC
20
ns
CI Pulse Width
tWC
50
ns
Note 1:
TSYSCLK = 1.544MHz.
Note 2:
TSYSCLK = 2.048MHz.
Note 3:
TSYSCLK = 4.096MHz.
Note 4:
TSYSCLK = 8.192MHz.
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PDF描述
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參數(shù)描述
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