(VDD = 5V ±5%, T
參數(shù)資料
型號: DS2154LD2+
廠商: Maxim Integrated Products
文件頁數(shù): 81/87頁
文件大?。?/td> 0K
描述: IC TXRX E1 5V 100-LQFP
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 90
類型: 收發(fā)器
驅(qū)動器/接收器數(shù): 1/1
規(guī)程: E1
電源電壓: 4.75 V ~ 5.25 V
安裝類型: 表面貼裝
封裝/外殼: 100-LQFP
供應(yīng)商設(shè)備封裝: 100-LQFP(14x14)
包裝: 托盤
DS2154
82 of 87
Table 16-3. AC Characteristics—Transmit Side
(VDD = 5V ±5%, TA = 0°C to +70°C for DS2154L, TA = -40°C to +85°C for DS2154LN.)
PARAMETER
SYMBOL
MIN
TYP
MAX UNITS NOTES
TCLK Period
tCP
488
ns
tCH
75
ns
TCLK Pulse Width
tCL
75
ns
TCLKI Period
tLP
488
ns
tLH
75
ns
TCLKI Pulse Width
tLL
75
ns
tSP
122
648
ns
1
TSYSCLK Period
tSP
122
448
ns
2
tSH
50
ns
TSYSCLK Pulse Width
tSL
50
ns
TSYNC or TSSYNC Setup to TCLK or
TSYSCLK Falling
tSU
20
tCH-5
or
tSH-5
ns
TSYNC or TSSYNC Pulse Width
tPW
50
ns
TSER, TSIG, TDATA, TLINK, TPOSI,
TNEGI Setup to TCLK, TSYSCLK,
TCLKI Falling
tSU
20
ns
TSER, TSIG, TDATA, TLINK, TPOSI,
TNEGI Hold from TCLK, TSYSCLK,
TCLKI Falling
tHD
20
ns
TCLK, TCLKI, or TSYSCLK Rise and
Fall Times
tR, tF
25
ns
Delay TCLKO to TPOSO, TNEGO Valid
tDD
50
ns
Delay TCLK to TESO Valid
tD1
50
ns
Delay TCLK to TCHBLK, TCHBLK,
TSYNC, TLCLK
tD2
50
ns
Delay TSYSCLK to TCHCLK, TCHBLK
tD3
75
ns
NOTES:
1) TSYSCLK = 1.544MHz.
2) TSYSCLK = 2.048MHz.
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PDF描述
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