參數(shù)資料
型號： DS21448LN+
廠商： Maxim Integrated Products
文件頁數(shù)： 44/60頁
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描述： IC LIU QUAD E1/T1/J1 128-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 72
類型： 線路接口裝置（LIU）
驅(qū)動器/接收器數(shù)： 4/4
規(guī)程： T1/E1/J1
電源電壓： 3.135 V ~ 3.465 V
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-LQFP（14x20）
包裝： 管件
DS21448 3.3V T1/E1/J1 Quad Line Interface
49 of 60
10.
AC TIMING PARAMETERS AND DIAGRAMS
Table 10-A. AC Characteristics—Multiplexed Parallel Port (BIS0 = 0)
(VDD = 3.3V ±5%, TA = -40°C to +85°C.) (Figure 10-1, Figure 10-2, and Figure 10-3)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Cycle Time
tCYC
200
ns
Pulse Width, DS Low or
RD High
PWEL
100
ns
Pulse Width, DS High or
RD Low
PWEH
100
ns
Input Rise/Fall Times
tR, tF
20
ns
R/
W Hold Time
tRWH
10
ns
R/
W Setup Time Before DS High
tRWS
50
ns
CS Setup Time Before DS, WR, or RD Active
tCS
20
ns
CS Hold Time
tCH
0
ns
Read Data Hold Time
tDHR
10
50
ns
Write Data Hold Time
tDHW
5
ns
Muxed Address Valid to AS or ALE Fall
tASL
15
ns
Muxed Address Hold Time
tAHL
10
ns
Delay Time DS,
WR, or RD to AS or ALE Rise
tASD
20
ns
Pulse Width AS or ALE High
PWASH
30
ns
Delay Time, AS or ALE to DS,
WR, or RD
tASED
10
ns
Output Data Delay Time from DS or
RD
tDDR
20
80
ns
Data Setup Time
tDSW
50
ns
Figure 10-1. Intel Bus Read Timing (PBTS = 0, BIS0 = 0)
ASH
PW
tCYC
tASD
PW
EH
EL
t
AHL
CH
CS
ASL
ASED
CS
AD0–AD7
DHR
t DDR
ALE
RD
WR
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PDF描述
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參數(shù)描述
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