POWER REQUIREMENTS The l
參數資料
型號： DC1620A-L
廠商： Linear Technology
文件頁數： 36/38頁
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描述： BOARD DEMO 25MSPS LTC2140-14
軟件下載： QuikEval II System
設計資源： DC1620A Design Files
DC1620A Schematic
標準包裝： 1
系列： *
相關產品： DC890B-ND - BOARD USB DATA COLLECTION
7
21421014fa
LTC2142-14/
LTC2141-14/LTC2140-14
POWER REQUIREMENTS The l denotes the specifications which apply over the full operating temperature
range, otherwise specifications are at TA = 25°C. (Note 9)
SYMBOL PARAMETER
CONDITIONS
LTC2142-14
LTC2141-14
LTC2140-14
UNITS
MIN
TYP
MAX
MIN
TYP
MAX
MIN
TYP
MAX
CMOS Output Modes: Full Data Rate and Double Data Rate
VDD
Analog Supply Voltage
(Note 10)
l
1.7
1.8
1.9
1.7
1.8
1.9
1.7
1.8
1.9
V
OVDD
Output Supply Voltage
(Note 10)
l
1.1
1.8
1.9
1.1
1.8
1.9
1.1
1.8
1.9
V
IVDD
Analog Supply Current
DC Input
Sine Wave Input
l
52.7
53
59
37.1
37.3
42
27.9
28.1
33
mA
IOVDD
Digital Supply Current
Sine Wave Input, OVDD = 1.2V
4.4
2.7
1.7
mA
PDISS
Power Dissipation
DC Input
Sine Wave Input, OVDD = 1.2V
l
94.9
100.7
107
66.8
70.4
76
50.2
52.6
60
mW
LVDS Output Mode
VDD
Analog Supply Voltage
(Note 10)
l
1.7
1.8
1.9
1.7
1.8
1.9
1.7
1.8
1.9
V
OVDD
Output Supply Voltage
(Note 10)
l
1.7
1.8
1.9
1.7
1.8
1.9
1.7
1.8
1.9
V
IVDD
Analog Supply Current
Sine Input, 1.75mA Mode
Sine Input, 3.5mA Mode
l
54.4
55.8
63
38.7
40.2
46
29.5
30.9
37
mA
IOVDD
Digital Supply Current
(0VDD = 1.8V)
Sine Input, 1.75mA Mode
Sine Input, 3.5mA Mode
l
34.3
65.7
75
33.9
65.3
75
33.7
65.1
75
mA
PDISS
Power Dissipation
Sine Input, 1.75mA Mode
Sine Input, 3.5mA Mode
l
160
219
249
131
190
218
114
173
202
mW
All Output Modes
PSLEEP
Sleep Mode Power
1
mW
PNAP
Nap Mode Power
10
mW
PDIFFCLK Power Increase with Differential Encode Mode Enabled
(No Increase for Nap or Sleep Modes)
20
mW
TIMING CHARACTERISTICS The l denotes the specifications which apply over the full operating temperature
range, otherwise specifications are at TA = 25°C. (Note 5)
SYMBOL
PARAMETER
CONDITIONS
LTC2142-14
LTC2141-14
LTC2140-14
UNITS
MIN
TYP
MAX
MIN
TYP
MAX
MIN
TYP
MAX
fS
Sampling Frequency
(Note 10)
l
1
65
1
40
1
25
MHz
tL
ENC Low Time (Note 8)
Duty Cycle Stabilizer Off
Duty Cycle Stabilizer On
l
7.3
2
7.69
500
11.88
2
12.5
500
19
2
20
500
ns
tH
ENC High Time (Note 8)
Duty Cycle Stabilizer Off
Duty Cycle Stabilizer On
l
7.3
2
7.69
500
11.88
2
12.5
500
19
2
20
500
ns
tAP
Sample-and-Hold
Acquisition Delay Time
000
ns
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
Digital Data Outputs (CMOS Modes: Full Data Rate and Double Data Rate)
tD
ENC to Data Delay
CL = 5pF (Note 8)
l
1.1
1.7
3.1
ns
tC
ENC to CLKOUT Delay
CL = 5pF (Note 8)
l
1
1.4
2.6
ns
tSKEW
DATA to CLKOUT Skew
tD – tC (Note 8)
l
0
0.3
0.6
ns
Pipeline Latency
Full Data Rate Mode
Double Data Rate Mode
6
6.5
Cycles
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PDF描述
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