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EDA/PLD
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EDA/PLD)
Verilog HDL門時延
Verilog HDL實例數(shù)組
Verilog HDL簡單示例
Verilog HDL 2-4解碼器舉例
Verilog HDL 連接運(yùn)算符
Verilog HDL條件語句
Verilog HDL 結(jié)構(gòu)建模--模塊端口
Verilog HDL 結(jié)構(gòu)建模實例化語句
Verilog HDL 數(shù)據(jù)流建模 --連續(xù)賦值語句
Verilog HDL 數(shù)據(jù)流建模--*-阻塞賦值語句
Verilog HDL行為建模--- 過程賦值語句
Verilog HDL行為建模具體實例
verilog HDL 結(jié)構(gòu)化建模具體實例
精簡的FPGA編程方法
中芯與Magma合作ASIC設(shè)計項目
Xilinx:為FPGA更光明的未來作準(zhǔn)備
FAST電路
用FPGA實現(xiàn)非標(biāo)碼速向標(biāo)準(zhǔn)碼速的調(diào)整
容錯系統(tǒng)中的自校驗技術(shù)及實現(xiàn)方法
從FPGA轉(zhuǎn)換到門陣列
FPGA設(shè)計中關(guān)鍵問題的研究
VGA圖像控制器的CPLD/FPGA設(shè)計與實現(xiàn)
低電壓PLD/FPGA的供電設(shè)計
用XC9500 CPLD和并行PROM配置Xilinx FPGA
Verilog HDL 建模概述
Verilog HDL 主要功能list
Verilog HDL時延
Verilog HDL 基本語法--標(biāo)識符
Verilog HDL 中有兩種注釋的方式
Verilog HDL數(shù)字值集合
Verilog HDL數(shù)據(jù)類型
Verilog HDL算術(shù)運(yùn)算符
Verilog HDL邏輯運(yùn)算符
FPGA正進(jìn)一步蠶食ASIC和ASSP的應(yīng)用市場
ASIC設(shè)計工具簡單介紹
采用結(jié)構(gòu)化ASIC設(shè)計方法來構(gòu)建復(fù)雜的ASIC(一)
數(shù)字電路設(shè)計EDA工具
模擬/數(shù).?;旌闲盘栯娐吩O(shè)計EDA工具
Hard/Soft協(xié)調(diào)設(shè)計EDA工具
LSI Layout設(shè)計EDA工具
PLD/FPGA 結(jié)構(gòu)與原理初步(一)
測試設(shè)計EDA工具
印刷電路版設(shè)計的EDA工具
AC/DC設(shè)計、工藝模擬、器件模擬的EDA工具
ASIC設(shè)計流程
平臺ASIC架構(gòu)突破傳統(tǒng)ASIC設(shè)計局限性
采用結(jié)構(gòu)化ASIC設(shè)計方法來構(gòu)建復(fù)雜的ASIC(二)
PLD/FPGA 結(jié)構(gòu)與原理初步
FPGA設(shè)計流程
.離心噴淋式化學(xué)清洗拋光硅片
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